数字系统课程设计_基于FPGA-IP核的多路正弦波信号发生器的设计与仿真

1、 数字电路设计课程设计基于FPGA-IP核的多路正弦波信号发生器的设计与仿真一、基于FPGA-IP核的多路正弦波信号发生器的设计与仿真任务说明本例所设计是利用FPGA-IP核并基于DDS原理的多路正弦波信号发生器。直接数字频率合成器（Direct Digital Synthesizer）是从相位概念出发直接合成所需波形的一种频率合成技术。DDS-IP核包含由相位累加器、加法器、波形存储ROM、n位锁存器及多路输出选择控制模块等构成。本例设计要求4路正弦信号输出（12bit）。具体功能与输入输出口配置由图1所示时钟输入50MHZ复位输入正弦输出10KHZ正弦输出100KHZ正弦输出200KHZ正

2、弦输出50KHZ图1 输入输出口配置示意图二、输入输出口设置：Ø 输入口：RESET复位键（异步）；CLK时钟输入；Ø 输出口：SINE0正弦10KHZ输出；SINE1正弦100KHZ输出;SINE2正弦200KHZ输出；SINE3正弦50KHZ输出;Ø 技术要求：1. 系统结构主要包括:1. 顶层VHDL文件配置；2. 嵌入式DDS-IP核；3. 嵌入式DCM核等组成。设计要求4路正弦波输出，频率分别为10Khz、100Khz(相位滞后1/2p)、200Khz(相位超前1/2p)、50Khz(相位滞后p)。频率步进0.1 hz，信号输出字长12位（4路信号频率与

3、相位可以修正）。2. 频率参数选取：最小输出频率0.1HZ，设总时钟频率（DCM输出）fCLK=100MHZ，每1路分配值为fCLK的1/4，则每路 fC=25MHZ。 频率步进: 即：2N=250000000,从而取N=28.可得最小频率为：3. Xilinx-ISE平台上程序步骤： 创建一个工程文件，并通过编写添加顶层文件ddsch4top.vhd； 嵌入相应的Xilinx公司提供的IP软核（DDS5.0)的ddsch4.xco文件； 设计与嵌入时钟管理器核DCM模块； 将文件添加到工程文件中，便可在Sources窗口显示头文件和其他原文件的工程资源文件树结构； 通过Xilinx公司提供I

4、SE软件环境进行仿真、综合及实现。FPGA_DDS-IP核4路正弦信号输出时钟管理器DCM输出寄存器（多路选择控制）ModelSim仿真分析ResetCLK_in图2 多路正弦波信号发生器原理框图多路选择信号三、原理框图参考：（图2）四、设计途径：须采用自顶向下的模块设计方法，通过Xilinx-ISE平台并利用VHDL语言及FPGA_DDS-IP核完成系统设计。采用ModelSim仿真器实现功能仿真并调试与诊错。五、设计步骤安排：l 理论教学补充：内容：数字系统自顶向下的模块化设计方法， 强化Xilinx-ISE8.1操作技能，VHDL语言及FPGA结构。 l 方案审核： 每个学生明确设计课题

5、的内容和要求，通过资料检索制定设计方案。设计方案应包括：设计要求、详细框图、流程图及VHDL源程序及仿真波形图。学生在规定时间内将设计方案与指导教师讨论，通过后方可进入下一阶段。l 设计与实现 可通过ModelSim6.2b进行逻辑模拟并在XILINX-ISE8.1平台上实现。 l 验收 实验结果分析与数据由教师验收评分。l 完成一份设计报告（word 电子文档）。六、报告要求：Ø 课程设计题目Ø 课程设计任务说明；Ø 设计思想与电路工作原理说明；Ø 原理图、原代码、仿真分析波形；Ø 调试过程及结论；Ø 扩展与发挥。七、评分标准1.

6、比例: 作品 80% 报告 20%上海理工大学光电信息与计算机工程学院2. 从创新、思想、难度、设计成果的可靠性、合理性等方面综合评价。参考工程设计顶层VHDL多路正弦波信号IP核DCM时钟管理器核VHDL代码：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity ddsch4top isport ( CLK: IN std_logic; RST: IN std_logic; SINE0: OUT std_logic_VECTOR(

7、11 downto 0); SINE1: OUT std_logic_VECTOR(11 downto 0); SINE2: OUT std_logic_VECTOR(11 downto 0); SINE3: OUT std_logic_VECTOR(11 downto 0);end ddsch4top;architecture Behavioral of ddsch4top issignal CHANNEL: std_logic_VECTOR(1 downto 0);signal SINEB:std_logic_VECTOR(11 downto 0);signal clk1: std_log

8、ic;signal clk2: std_logic;-多路正弦波信号IP核component ddsch4 port ( CHANNEL: OUT std_logic_VECTOR(1 downto 0); CLK: IN std_logic; ACLR: IN std_logic; SINE: OUT std_logic_VECTOR(11 downto 0);end component;-DCM时钟管理器核COMPONENT dcmddsch4PORT(CLKIN_IN : IN std_logic;RST_IN : IN std_logic; CLKIN_IBUFG_OUT : OUT

9、std_logic;CLK0_OUT : OUT std_logic;CLK2X_OUT : OUT std_logic;CLK2X180_OUT : OUT std_logic;LOCKED_OUT : OUT std_logic);END COMPONENT;beginU0: ddsch4 port map ( CHANNEL => CHANNEL, CLK => clk1, ACLR => RST, SINE => SINEB);U1: dcmddsch4 PORT MAP(CLKIN_IN =>CLK ,RST_IN =>RST ,CLKIN_IBU

10、FG_OUT => open,CLK0_OUT =>open ,CLK2X_OUT =>clk1 ,CLK2X180_OUT =>clk2 ,LOCKED_OUT =>open );process (clk2,CHANNEL) begin if clk2='1' and clk2'EVENT then case CHANNEL is when "00" => SINE0<=SINEB; when "01" => SINE1<=SINEB; when "10" => SINE2&l