CMOS制造工艺及流程-Good

1、1Main content0.6um single Poly double metal process flow introduce;Open discussion.2Part 1:0.6um process flow introduce 一，衬底材料的准备 二，阱的形成 三，隔离技术 四，栅的完成 五，源漏的制备 六，孔 七，金属1布线 八，平坦化工艺 九，VIA及金属2 十，钝化工艺3一，衬底材料的准备（1） 1，根据设备选择硅片规格：直径6英寸（150mm）,厚度为67520um。 2，根据具体工艺选择硅片的掺杂类型和电阻率： N型（电阻率4-7.cm）、P 型（电阻率15-25 .cm

2、）。 3，从电路和器件考虑是否选用外延片和双面抛光片。4衬底材料的准备（2） 硅片的晶向：MOS器件只选，该晶向Si界面态密度最小，载流子具有较高的迁移率。晶向界面态密度最高，张力最大。5二，阱的形成（用途） 阱（Well or called Tub）的形成. 阱的作用是在一种掺杂类型的衬底上（N或P）可以制作两种器件(CMOS)。 根据原始衬底和阱的类型，CMOS工艺可以分为：P-well工艺、N-well工艺和Twin-well工艺。 评价阱的关键参数有：阱的结深（Xj）和阱电阻（Rs）.6阱的形成（原理图）7阱的形成（工艺流程）8First OxideSi(P)SiO21700 A阱的形

3、成（流程图CROSS SECTION）9N-Well AND P-WELL IMPSi(P)SiO2阱的形成（流程图CROSS SECTION）10阱的形成（流程图CROSS SECTION）Well Driving inSi(P)P-WellSiO2N-Well11阱的形成（流程图CROSS SECTION）N-WellSi(P)P-Well.Oxide Strip12阱的形成（闩锁效应）阱一般是通过离子注入和推阱过程形成的，通常推阱的时间较长且温度很高（1000）。闩锁效应是CMOS工艺中固有的问题，影响闩锁效应的主要参数是阱和衬底的电阻Rwell和Rsub以及寄生晶体管的电流增益npn和

4、pnp。通过降低Rwell和Rsub，使npn*pnp小于1，从而避免闩锁效应。13三，隔离技术（用途）隔离技术 ( Isolation). 在MOS集成电路中，所有的器件都制作在同一个硅衬底上，它们之间的隔离非常重要，如果器件之间的隔离不完全，晶体管之间的泄露电流会引起直流功耗增加和晶体管之间的相互干扰，甚至有可能导致器件逻辑功能的改变。常见的有PN结、 LOCOS、PBLOCOS、凹槽等隔离技术.14隔离技术(LOCOS 原理） CMOS工艺最常用的隔离技术就是LOCOS（硅的选择氧化）工艺，它以氮化硅为掩膜实现了硅的选择氧化，在这种工艺中，除了形成有源晶体管的区域以外，在其它所有重掺杂硅

5、区上均生长一层厚的氧化层，称为隔离或场氧化层。常规的LOCOS工艺由于有源区方向的场氧侵蚀（SiN边缘形成类似鸟嘴的结构，称为“鸟 嘴”bird break)和场注入的横向扩散，使LOCOS工艺受到很大的限制。15隔离技术(LOCOS 图）16隔离技术(LOCOS 工艺流程）17隔离技术(改善LOCOS B.B方法）右图为部分在线使用的LOCOS工艺。在线降低B.B方法有： 1，降低场氧厚度； 2，增加SIN厚度，降低PAD OXIDE 厚度； 3，场氧后增加回刻。18隔离技术(关于场注入）在LOCOS隔离工艺中，以连接晶体管的金属或多晶硅连线做为栅，以栅两测的N+扩散区做为源漏将形成一个寄生

6、的场管，为了避免该寄生MOSFET开启引起的泄露电流等问题， 很多时候工艺中会通过场注入（channel stop implant) 来提高场寄生管的开启,但是如果场注入剂量太大，则 会降低源/漏对衬底的单结击穿电压，增加S/D的结电容，降低MOSFET的传输速度。19隔离技术(流程图CROSS SECTION）Pad Oxide and Deposit NitrideN-WellSi(P)SiO2Si3N4P-Well20隔离技术(流程图CROSS SECTION）SDG Etch and N-field ImpSi(P)N-WellSiO2Si3N4P-Well21隔离技术(流程图CROS

7、S SECTION）Field OxidationN-WellSiO2Si(P)Si3N4P-Well22隔离技术(流程图CROSS SECTION）Si3N4 StripN-WellSiO2Si(P)P-Well23四，栅的完成栅工艺段是整个工艺的关键之一.栅氧化层的质量影响Vt（固定电荷，可动电荷），Bv（缺陷），栅控能力gm，器件老化，亚阈值电流等。栅氧化、多晶淀积以及多晶掺杂在工艺上要 求连续完成。这几个步骤间的时间间隔被明确定义，一般栅氧和多晶淀积的时间间隔不大于4小时，称为Critical Time。24栅的完成（Sca-oxide)为了消除SiN应力和场氧工艺中SiN对有源区表面

8、的影响，改善表面状态，在做栅氧之前，牺牲氧化是必须的。25栅的完成(预栅氧与Vt调整） 在VLSI器件中，沟道区的注入一般不止一次，通常需要两次，其中一次用于调整阈值电压，另一次用于抑制穿通效应，抑制穿通效应的注入通常是高能量，高剂量的，注入峰值较深（延伸至源-漏耗尽区的附近）；而调阈值注入一般能量较低，注入峰值位于表面附近。调阈值注入 一般为1次普注，有时候根据设计的需要会增加1次 P沟选择性注入。在沟注前常常生长一层预栅氧做 为表面注入保护层。26栅的完成(工艺流程）27栅的完成(流程图CROSS SECTION）Sca-oxide and StripN-WellSiO2Si(P)P-We

9、ll28栅的完成(流程图CROSS SECTION）Gate OxideN-WellSiO2Si(P)P-Well29栅的完成(流程图CROSS SECTION）Polysilicon DepositionPolyN-WellSiO2Si(P)P-Well30栅的完成(流程图CROSS SECTION）Poly Photo and EtchPolyN-WellSiO2Si(P)P-Well31五，源漏的制备通过注入形成硅栅器件的源漏两个端口。源、栅、漏之间的 对准不受其他的因素影响而自对准形成。这是硅栅工艺区别于AL栅工艺的特点之一。漏端附近沟道区中的高电场是引起短沟器件热载流子效应的主要原因

10、，为了减小沟道电场，VLSI中的N沟器件几乎全部采用渐变漏掺杂结构，一般由两次杂质注入形成，最常用的两种渐变结构是双扩散漏（DDD）和轻扩散漏（LDD）结构。主要为了减小热载流子效应。 32P-衬底N+N+POLY栅N-N-图三：轻掺杂漏结构N+N+POLY栅P-衬底图一：传统的漏结构N-N+N+POLY栅N-P-衬底图二：双扩散漏结构源漏的制备（不同结构的截面图）33源漏的制备DDD结构是通过向源漏区注磷，砷形成的，首先注入磷，形成轻掺杂N-区，然后再注入砷形成重掺杂区，由于P比As轻，扩散得较快，所以轻掺杂的N-区将N+包围了起来。LDD结构是通过低能注入P或As形成轻掺杂N-区，并在多晶

11、硅侧面形成氧化物侧墙，然后利用侧墙作为掩膜注入As形成N+区。34源漏的制备(工艺流程）35SiO2源漏的制备 (流程图CROSS SECTION）PLDDNLDD and PLDD IMPLPolyN-WellSi(P)P-WellNLDD36源漏的制备 (流程图CROSS SECTION）LPTEOS Deposition LPTEOSN-WellSiO2Si(P)P-WellNLDDPLDDPoly37源漏的制备 (流程图CROSS SECTION）Spacer etchPolySpacerN-WellSiO2Si(P)P-WellNLDDPLDD38源漏的制备 (流程图CROSS SE

12、CTION）PolyNS/D and PS/D SpacerN-WellSiO2Si(P)P-WellNS/DPS/D39六，孔的形成D1采用TEOS+BPTEOS，其中未掺杂的TEOS可以阻挡高温回流过程中BPTEOS中的杂质向POLY及衬底中的扩散；BPTEOS中B，P含量要控制在3-5%。掺B可以降低回流温度，掺P可以减小膜的应力，具有抗潮，吸钠等特性。 介质回流：一般温度在800-900度，监控回流角，高温使BPTEOS流动，台阶平缓，同时使BPTEOS完全稳定，避免出现起球现象，便于AL-1及后段工艺台阶覆盖。40孔的形成（接触电阻）VLSI中寄生电阻主要包括源漏扩散区的体电阻，金属

13、和源漏的接触电阻及源漏区的扩展电阻，孔内两种物质接触的状况直接影响到接触电阻的大小，在工艺控制中非常重要，孔的尺寸及源漏区的浓度直接影响接触电阻的大小，溅AL前的清洗也非常重要。影响接触电阻大小的因素有：接触材料，杂质浓度，孔的大小，合金退火等。41孔的形成(工艺流程）42孔的形成(流程图CROSS SECTION）PolySpacerN-WellSiO2Si(P)P-WellNS/DPS/DDeposit D1D143孔的形成(流程图CROSS SECTION）。W1 EtchPolySpacerN-WellSiO2Si(P)P-WellNS/DPS/DD144七，金属布线（作用）用作IC的

14、互连线金属层的材料很多种： - ALSi；ALSiCu；Cu -当孔尺寸较小时如0.6um以下，为 改善台阶覆盖，热AL工艺取代了传统的冷AL工艺。45金属布线（结构）金属互连线结构为： Ti/TiN+AlSiCu+TiN 1， Ti/TiN Barrier层 溅射Ti/TiN之后，通过RTA快速退火形成TiSi/Ti/TiN结构，可以和Si衬底形成良好的欧姆接触，同时TiN具有稳定的化学和热力学特性，能够阻挡AL，Cu的渗透，防止AL-Si互熔及AL spiking现象。2， AlSiCu 主要导电层 3，TiN 抗反射层 用于改善AL光刻46金属布线(工艺流程）47金属布线(流程图CROS

15、S SECTION）PolyN-WellSiO2Si(P)P-WellNS/DPS/DD1TINTIN48金属布线(流程图CROSS SECTION）ALN-WellSiO2Si(P)P-WellNS/DPS/DSputterAL+TiNTIN49金属布线(流程图CROSS SECTION）N-WellSiO2Si(P)P-WellNS/DPS/DTINAL etch50八，平坦化工艺（作用） 平坦化工艺降低场氧，多晶，AL1等引入的台阶高度，让多层布线变得相对容易，从而使得特超大规模 集成电路得以实现。 由于高温过程与AL走线是无法兼容的，因此AL后的介质层广泛用了PECVD，可以在较低的温

16、度下（300 to 400）实现高质量的氧化层。51平坦化工艺（常用工艺）为改善台阶覆盖，保证多层布线的中间隔离层质量，目前有很多种方法： Multistep process : dep/etch/depetch process，目前0.6um工艺采用淀积18KPETEOS，之后ETCHBACK至12.5K。SOG（spin-on glass):具有下述优点1）工艺简单；2）低缺陷密度；3）高产出；4）低成本. CMP（chemical mechanical polishing)，应用于介质以及多层步线步骤52平坦化工艺（ Multistep process ）虽然PETEOS有较好的台阶覆盖

17、能力，但由于低压下的“阴影”效应，当PETEOS在覆盖间距较小的金属条时会在金属条之间出现空洞。在多层布线结构中，该问题会更加严重。采用 dep/etch/dep/etch 工艺。1， 淀积TEOS5500A之后进行回刻（Ar-Fillet）。2，淀积TEOS18000A之后进行回刻至12000A。53平坦化工艺(工艺流程）54平坦化工艺(效果图）55九，VIA及AL-2的形成 通孔的形成，主要通过通孔接触电阻来评价。反溅+Al2溅射，溅射前增加反溅以改善Al1，Al2之间的接触。PCM测试中通过M2 COMB结构监控AL-2残留及两层金属间的隔离情况；通过M2 RATIO来监控METAL台阶

18、覆盖情况。56VIA及AL-2的形成(工艺流程）57VIA及AL-2的形成(流程图CROSS SECTION）Deposit D2 and EtchbackD1TINALD2N-WellSi(P)NS/DPS/DP-Well58VIA及AL-2的形成(流程图CROSS SECTION）VIA etchD1TINALD2N-WellSi(P)NS/DPS/DP-WellVIA59VIA及AL-2的形成(流程图CROSS SECTION）A2 Dep and EetchD1TINALD2N-WellSi(P)NS/DPS/DP-WellA260十，钝化工艺 钝化层是器件的“外衣”，因此其质量影响着器件的可靠性。 没有针孔和裂纹等表面缺陷是对钝化层质量的最基本要求。常用的钝化层材料有PSG、TEOS、SiN等，目前上华工艺有5500PETEOS/3000PESiN和3000PETEOS/7000PESIN等结构。61钝化工艺(工艺流程）62钝化工艺（CROSS SECTION）CAPSPETEOSTEOSPADA2A1SiO2SiNSiN63其他工艺步骤（合金工艺） 1，合金主要用于消除等