上升沿和下降沿触发

1、FPGA中的有关资料中提到不要同时使用时钟的上升沿和下降沿，这个说法曾让 很多人迷惑过，今天就我的看法发表出来和大家探讨下： 第一种写法：在一个always语句里面直接对上升沿和下降沿进行赋值always (posedge clk or negedge clk)第二种写法：在不同的alwys语句里面在时钟的上升沿和下降沿对同一个寄存器 进行赋值 TOC o 1-5 h z always (posedge clk ) begin reg1=.end/对寄存器1赋值always (negedge clk) begin reg1=.end/对寄存器1赋值第三种写法：在不同的alwys语句里面在时钟的

2、上升沿和下降沿对不同寄存器进 行赋值always (posedge clk ) beginreg1=.end/对寄存器1赋值always (negedge clk) beginreg2=.end/对寄存器1赋值很明显，第1和第一种写法是不可行的，在verilog的语法里面有说明，编译也 明显通不过，现在对第三种进行讨论，第三种是在时钟的上升沿和下降沿分别对不同的寄存器 进行赋值处理，上升沿和下降沿都使用，就相当于是电平触发，电平触发比时钟沿触发更容易受 到干扰，在高速时容易受干扰，也不够好。解决方法方法1.先通过PLL锁相环产生两个频率相同相位差为180度的clk1，clk2,然后在每个clk

3、的上升沿输出always (posedge clk1)begin.endalways (posedge clk2)beginend方法2：通过PLL对clk进行倍频，得到clk2,那么clk2的上升沿也就是clk 的下降沿always (posedge clk)beginendalways (posedge clk2)/相当于 clk 的下降沿beginend方法3：如果对clk的下降沿操作只是用于后面的使能之用，可以把clk分频得 至0 clk_new;例如：always (posedge clk)beginclk_new=!clk_new;/把clk_new当作是新时钟用，信号都是在 cl

4、k_new的上升和下降沿触发endalways (posedge clk_new)/clk_new 的上升沿beginendalways (posedge clk)/clk_new 的下降沿，由于 clk 信号是 clk_new 的二倍频，beginend方法4：在低速信号处理的时候可以把clk取反得到一个新的时候clk_nalways (posedge clk)beginendalways (posedge clk_n)/取反后clk_n的上升沿也就是clk的上升沿 beginend你说的这些解决方法只是在说明怎么产生clk，而在实际设计中如果 想同时用时钟的上升和下降沿，关键问题不在于时钟

5、怎么产生，而是寄存器怎么 用。当然CLK产生也是必须的。第一种方法应该说是一种最佳的方法，PLL产生的时钟质量最好，而且能够直接 上全局时钟网络。第二种方法：clk2既然是倍频出来的，那么clk2的上升沿既是clk的上升沿也 是clk的下降沿。这种方法产生时钟最大的问题就是对时序的要求提高了一倍，因为时钟频率变味 了两倍。第三种方法：首先这种分频方法是不推荐的，最好用PLL实现而不是用LE资源 实现（当然低频的设计这样做没有问题，但如果对频率要求不高，又何必采用上 升和下降沿同时采呢，直接升高频率不就能提高系统的处理速度了吗！）；其次 posedge clk 并不是 negedge clk_n

6、ew。第四种方法：这样产生的时钟也是没有问题的，但是未必用于低速设计，clk和 clk_n可以用全局时钟资源中的INV来产生，之后通过bufg直接上全局时钟， 时钟质量没有问题的，不会比第一种方法差的。除了时钟的产生之外，关键的是寄存器怎么处理，同时用上升沿和下降沿并不是 同一个寄存器同时存在上升沿和下降沿触发，这样的寄存器是不存在的。假设有 一连串的寄存器，同时用上升沿和下降沿，可以选择寄存器1 3 5 7。用上 升沿，2 4 6 8。用下降沿，这样做在不提高频率的情况下，系统的处理速度 恰好是只用一个触发沿的两倍。如果有跟LZ理解上的偏差，请指出，谢谢。楼主忽略了一个很重要的问题为什么要上升沿下降沿同时都动作？那还不是因为时钟很高，不想用更高的时钟 来工作，结果