集成电路的发展

1、集成电路发展历史以及趋势的探讨前言历史上第一个晶体管于60年前一1947年12月16日诞生于美国新泽西州的贝 尔实验室(Bell Laboratories)。发明者威廉肖克利(William Shockley)、约 翰巴丁 (John Bardeen)和沃尔特 布拉顿(Walter Brattain)为此获得了 1956年的诺贝尔物理学奖。固态半导体(solid-state)的发明使得之后集成电路的发明成为可能。这一 杰出成就为世界半导体产业的发展奠定了基础。之后的60年里，半导体技术的发 展极大地提升了劳动生产力，促进了世界经济的发展，改善了人们的生活水平。美国半导体协会(SIA)总裁乔治斯

2、卡利思(George Scalise)曾经说过： “60年前晶体管的发明为这个不断发展的世界带来了巨大的变革，这一历史性的 里程碑式的发明，意义不容小觑。晶体管是无数电子产品的关键组成部分，而这 些电子产品几乎对人类生活的各个方面都带来了革命性的变化。2007年，全世界 的微电子行业为地球上每一个男人、女人和小孩各生产出9亿个晶体管一总计达 6,000,000,000,000,000,000(六百亿亿)个，产业销售额超过2570亿美元”。回顾晶体管的发明和集成电路产业的发展历程，我们可以看到，60年前晶体 管的发明并非一个偶然事件，它是在世界一流的专业技术人才的努力下，在鼓励 大胆创新的环境中

3、，在政府的鼓励投资研发的政策支持下产生的。同时，我 们也可以看到集成电路产业从无到有并高速发展是整个业界相互合作和共同创 新的结果。1. 1发现半导体技术1833年，英国物理学家迈克尔法拉第(Michael Faraday)在研究硫化银晶 体的导电性时，发现了硫化银晶体的电导率随温度升高而增加这一 “特别的现 象”。这一特征正好与铜和其他金属的情况相反。迈克尔法拉第(MichaelFaraday)的这一发现使人们对半导体效应开始有了认识。1874年，德国物理学 家费迪南布劳恩(FerdinandBraun)在研究晶体和电解液的导电性质时发现电流 仅能单方向通过金属探头和方铅晶体的接触点。费迪南

4、布劳恩(FerdinandBraun)记录和描述了这一半导体二极管的“触点式整流效应”。基于这个发现， 印度加尔各答大学总统学院物理学教授博斯爵士 (Jagadis Chandra Bose)提出了 把“半导体晶体整流器”用作探测无线电波的应用并申请了专利(1901年)。波 兰出生的美国物理学家朱利叶(Julius Lilienfeld)在研究硫化铜半导体特性 时，设想了一个三极半导体器件“场效应晶体管”，并在1926年提交了一项基于 硫化铜半导体特性的三极放大器专利。在以后的几十年中，人们一直尝试着去制 作这样的器件。半导体物理现象的发现，激发了人们对其理论上的研究。1931 年，当时在德国

5、做研究的英国剑桥大学物理学家艾伦威尔逊(Alan Wilson)发 表了用量子力学解释半导体基本特性的观点并出版了半导体电子理论。七年 后，鲍里斯(Boris Davydov)(苏联)，莫特(Nevill Mott)(英国)和沃尔特(Walter Schottky)(德国)也独立地解释了半导体整流这一特性。在20世纪30年代中期，美国贝尔实验室的电化学家拉塞尔(Russell Ohl) 在研究用硅整流器件探测雷达信号时，发现硅整流器探测信号的能力随着硅晶体 纯度的提高而增强.并且，在1940年2月的一次实验中，拉塞尔(Russell Ohl) 在测试一块硅晶体的时候。惊奇地发现当硅晶体暴露在强

6、光下电流会增大。在此 发现的基础上拉塞尔(Russell Ohl)提出了 p-n结的概念和硅的光电效应理论， 这一发现带来了以后结型晶体管和太阳能电池的发展。1.2“触点式”晶体管的发明1945年初，威廉肖克利(William Shockley)在美国贝尔实验室组织了一 个固态物理研究组。这个研究组除了从事其他研究之外，还开展试图用半导体替换不太坚固的 真空管和应用于贝尔电话系统中的机电开关的研究。同年4月，威廉肖克利 (WilliamShockley)基于几年前开发的错和硅技术构想了一个场效应放大器 和开关，但实验并不成功。一年后，理论物理学家约翰巴T(John Bardeen)指出半导体表

7、面的 电子可能会阻碍电场渗入材料，从而抵消了任何效应。约翰巴丁 (John Bardeen) 与实验物理学家沃尔特布拉顿(Walter Brattain) 一起开始研究这些表面态 的特性。1947年12月16日，他们的研究导致了第一个半导体放大器的成功。 约翰巴丁与沃尔特布拉顿使用一个塑料楔块将两个距离很近的金接触点固定 到了小块高纯错表面上，一个接触点的电压调制了电流流向另一个点，从而使得 输入信号放大至100倍。1.3晶体管名字的由来每一项新发明都需要一个名称，贝尔实验室最初设想了好几个，包括“半导 体三极真空管”，“固态三极真空管”，“表面状态三极真空管”，“晶体三极真空管”， “Iot

8、atron 等。但最终采用了约翰皮尔斯(John Pierce)提出的晶体管 一词。约翰皮尔斯(JohnPierce)回忆说：“我之所以提出这个名字，着重考虑 了该器件是做什么的。那时，它本应该是电子管的复制品。电子管有跨导，晶体 管就应该有跨阻。此外，这个器件的名称应当与变阻器，电热调节器等其它器件 名称相匹配，于是我建议采用“晶体管”这个名字”。1.4结型晶体管的诞生由于“触点式”晶体管脆弱的机械构造，生产和应用都受到限制。美国贝尔 实验室的威廉肖克利(William Shockley)开始设想用p-n结效应研发一种新的 晶体管结构。基于对p-n结效应理论的理解，威廉肖克利(William

9、Shockley) 提出带正电荷的“空穴”并不仅在表面运动，它们也应能渗透并穿过错晶体，称 作“少数载流子注入”，这个设想是结型晶体管能实现的关健。基于此概念，结 型晶体管可以由三个区域的材料组成：n-型/p-n结/p-型。1948年实验取得了成 功，威廉肖克利(William Shockley)申请了专利并在1949发表了这一结果。制作结型晶体管需要用大块的单晶错，美国贝尔实验室的化学家戈登 (GordonTeal)用错的“晶种”从熔化的错中拉伸单晶并用简陋的设备生长了大块 单晶错。在这个过程中，戈登(Gordon Teal)与摩根斯帕克斯(Morgan Sparks) 发现p-n结可以通过

10、在熔化的错中“掺杂”的方法得到，他们协同制作了 n-p-n 结型型晶体管。这种“生长的p-n结型的晶体管”有着优良的特性。1.5贝尔实验室授权晶体管技术二十世纪四十年代末到五十年代，为促进晶体管和其他固态器件的发展，美 国贝尔实验室迸行了一项针对半导体技术的“基础性研发”项目。在电气工程师 杰克莫顿(Jack Morton)的带领下，这一项目研发出了 “区域提纯”以及生长 大块单晶错和单晶硅的技术。实验室还研发了形成p-n结、半导体表面处理、固 定金属连线的制造技术。同时，实验室还研发了使用晶体管的逻辑电路及设备。杰克莫顿(Jack Morton)倡议贝尔实验室应与其他研究者和公司共享这项 晶

11、体管技术，因为贝尔实验室和其总公司AT&T能够从它人的技术进步中获益。 因此，在20世纪50年代他们主办了三次研讨会，让其他科学家和工程师参观了 贝尔实验室，了解这项新的半导体技术的第一手资料。其中1951年举办的第一 次会议专门面向国防的应用。2.1 “集成电路”的发明当电子设备变得复杂时，人们开始寻找相对简单的方法把成千上万的晶体 管、电阻、电容等连接起来。1952到1957年期间，英国、日本和美国的科学家 们都在做不同的尝试。这些早期的“集成”并没有提供一个可以被广泛应用的” 联接”方法。1958年12月，德州仪器的杰克-基尔比(Jack Kilby)用蚀刻的方法在一 块错台面型p-n-

12、p晶体管晶片上来形成晶体管、电容器和电阻器区域，并用细的 金线将这些区连接起来以展示一个振荡点器的功能。一周之后，他又用同样方法 制作了一个放大器。德州仪器于1959年3月宣布了“固态电路”的概念并于1960 年3月介绍了其第一批商用器件，包括二进制触发器等。然而，“细的金连线” 并非是一个实用的生产方法，也无法解决辨认“线头”的问题。这个方法被后来 罗伯特-诺伊思(Robert Noyce )所发明的“金属蒸镀连线”方法所取代。2.2平面工艺的发明导致了单片集成电路的发明在1959年，飞兆半导体的物理学家吉恩霍尔尼(Jean Hoerni)为了解决台 面晶体管的可靠性问题而发明了平面工艺，这

13、个工艺的关键是用氧化层去保护 p-n结的表面而不受污染。这一发明使半导体生产发生了革命性的变化。平面工 艺制造的器件不仅显示了更佳的电性能-使用氧化保护层使漏电流显著降低， 这对于计算机的逻辑设计极为关键。它还使得只从晶圆的一面来制造一块集成电 路的所有组件成为可能。为了进一步开发平面工艺的其他用途，飞兆半导体的合 作创立者罗伯特-诺伊思(Robert Noyce)构思了制作单片集成电路的想法。通 过在保护性氧化层上蒸镀铝金属线将分散在硅面上的电极、晶体管、电阻器和电 容器互相连接起来。这样，人们便可在单硅片上制造完整的电路。用“蒸镀铝金 属线”来取代“细的金连线”为杰克-基尔比(Jack K

14、ilby)的固态电路提供了 一个实用的方法。罗伯特诺伊思(Robert Noyce)在1959年申请了可以大规模 生产的单片集成电路结构的专利。随后，飞兆半导体的创立者之一杰伊(Jay Last) 根据霍尔尼平面工艺和诺伊思单片集成电路结构的方法，在1960年成功研发了 第一块商用集成电路-双稳态逻辑电路由4个晶体管和5个电阻组成。3.1金属氧化物半导体(MOS)和互补型金属氧化物半导体(CMOS)的发明1959年，美国贝尔实验室的约翰艾特拉(John Atalla)和道旺卡恩 (DawonKahng)研发了首个绝缘栅场效应晶体管(FET)。他们的成功要素是通过控 制“表面态”的影响使得电场能

15、渗入半导体材料。在研究热生长硅氧化层的过程 中，他们发现在金属层(M-栅)，氧化层(O-绝缘)和硅层(S-半导体)的结构中， 这些“表面态”会在硅和其氧化物的交接处大大降低。这样，加在栅上的电场能 通过氧化层影响硅层，这就是MOS名称的由来。由于原始的MOS器件速度偏慢， 且未能解决电话设备中所面临的问题，这项研究被停了下来。但飞兆半导体(Fairchild)和美国无线电公司(RCA)的研究者们认识到了 MOS 器件的优点。在20世纪60年代，卡尔(Karl Zaininger)和查尔斯 (CharlesMeuller)在美国无线电(RCA)制造出了金属氧化物半导体晶体管。飞兆 半导体的C.

16、T. Sah制造了一个带控制极的MOS四极管。随后，MOS晶体管开始 用于集成电路器件开发。1962年，佛瑞德海曼(Fred Heiman)和史蒂文霍 夫斯坦(Steven Hofstein)在美国无线电(RCA)制造了一个实验性的由16个晶体 管组成的单芯片集成电路器件。3.2发明互补型MOS电路结构在1963年一篇作者为飞兆研发实验室C. T. Sah和弗兰克哈里森 (FrankWanlass)的论文中显示，当处于以互补性对称电路配置连接p-通道和n 通道MOS晶体管形成逻辑电路时(今日称为CMOS),这个电路的功耗几乎接近为 零。弗兰克哈里森将这一发明申请了专利。CMOS技术为低功耗集成

17、电路打下 了基础并成为今日的主流数字集成电路的生产技术。4.1集成电路工业进入发展期开发标准逻辑集成电路系列速度、成本和密集度优势确立了晶体管-晶体管逻辑(TTL)集成电路成为19世纪 六七十年代最流行的标准逻辑构造模块。混合微型电路达产量高峰为IBM系统/360计算机系列发展的多芯片SLT封装技术进入大批量生产。1964 第一块商用MOS集成电路诞生通用微电子公司用金属氧化物半导体(MOS)工艺取得了比双极型集成电路高的集 成度并且用这项技术制造了第一个计算器芯片组。第一个广泛应用的模拟集成电路诞生飞兆半导体的大卫 艾伯特(David Talbert)和罗伯特(Robert Widlar)研

18、发成功 的商用模拟集成电路，开启了一个重要的应用领域。适合於系统集成的封装设计双列直插式外壳(DIP)格式在很大程度上使印刷电路板布线变得容易了，降低了 计算机的装配成本。只读型存储是第一个专用存储IC存储可编程只读存储器(ROMs)产生了第一块随机读取存储集成电路。为高速存储开发的半导体RAMs十六位双极型晶体管器件是第一块专用集成电路用于高速读写存储应用。1968 集成了数据转换功能的电流源集成电路用高精度的制造工艺把模拟和数字电路集成在单个芯片。为集成电路开发的硅栅技术费德里克法格(Federico Faggin)和汤姆克莱(Tom Klein)利用硅栅结构(取 代了金属栅)改进了 MO

19、S集成电路的可靠性，速度和封装集成度。法格设计了第 一个商用硅栅集成电路(飞兆3708)。 肖特基势垒二极管让TTL存储器的速度加倍设计方法的创新改进了标准的64位TTL随机存储器速度和低功耗。它很快被应 用到新的双极型逻辑和存储器设计中。 MOS动态随机存取存储器(DRAM)与磁芯存储器价格相近英特尔的动态随机存取存储器i1103开启了半导体对用于计算机存储的磁芯存 储器的挑战 微处理器将CPU功能浓缩进单个芯片为了减少运算器设计需要的芯片数，英特尔工程师创造了第一个单片微处理器 (CPU)， i4004。1974 数字显示式手表是第一块片上系统(SoC )集成电路用于液晶显示数字手表的集成

20、电路是第一块集成整个电子系统到单个硅片上的 产品(SoC)。(可程序化行列逻辑)用户可编程逻辑器件诞生单片存储器公司的约翰比克纳(John Birkner)和H. T. Chua为能让客户快速 定义逻辑功能，他们研发了易用的可编程行列逻辑(PAL)器件和软件工具。单片数字信号处理器诞生贝尔实验室的单片DSP-1数字信号处理器器件结构使电子开关系统更加完善。德 州仪器研发了可编程的DSP4.2 “摩尔定律”预言未来集成电路的发展1965年飞兆半导体研发总监戈登 摩尔(Gordon Moore)曾写过一份内部文 件，他整理了 1959年到1964年间开发的5组产品并把以芯片的集成度和单个器 件的最

21、低成本做成图表，然后划一条连线穿过这些点。从这个图上戈登摩尔 (GordonMoore)发现每个新芯片大体上包含其前任两倍的容量，而且每个新芯片 的产生都是在前一个芯片产生后的18-24个月内。如果按这个趋势继续的话，计 算能力相对于时间周期将呈指数式的上升。戈登摩尔(Moore)的观察结果，就是 现在所谓的Moore定律。他当时预测，在今后的十年中芯片上的器件数将每年翻 一倍，并会在1975年达到65,000个。“对集成电路而言，降低成本具有相当的 吸引力。随着技术的发展使其能在单芯片上集成愈来愈多的电路功能，成本的优 势会继续增长。”1975年，己加入Inte l的戈登 摩尔(Gordon

22、 Moore)对他自己提出的“摩尔 定律”做了一次修改并指出芯片上集成的晶体管数量将每两年翻一番。5.1未来发展趋势目前，以集成电路为核心的电子信息产业超过了以汽车、石油、钢铁为代表 的传统工业成为第一大产业，成为改造和拉动传统产业迈向数字时代的强大引擎 和雄厚基石。1999年全球集成电路的销售额为1250亿美元，而以集成电路为核 心的电子信息产业的世界贸易总额约占世界GNP的3%,现代经济发展的数据表明, 每l2元的集成电路产值，带动了 10元左右电子工业产值的形成，进而带动了 100 元GDP的增长。目前，发达国家国民经济总产值增长部分的65%与集成电路相关； 美国国防预算中的电子含量已占

23、据了半壁江山(2001年为43.6%)。预计未来10 年内，世界集成电路销售额将以年平均15%的速度增长,2010年将达到60008000 亿美元。作为当今世界经济竞争的焦点，拥有自主版权的集成电路已日益成为经 济发展的命脉、社会进步的基础、国际竞争的筹码和国家安全的保障。集成电 路的集成度和产品性能每18个月增加一倍。据专家预测，今后20年左右，集成电 路技术及其产品仍将遵循这一规律发展。集成电路最重要的生产过程包括:开发EDA(电子设计自动化)工具，利用 EDA进行集成电路设计，根据设计结果在硅圆片上加工芯片(主要流程为薄膜制 造、曝光和刻蚀)，对加工完毕的芯片进行测试，为芯片进行封装，最

24、后经应用开发 将其装备到整机系统上与最终消费者见面。20世纪80年代中期我国集成电路的加工水平为5微米，其后，经历了 3、 1、0.8、0.5、0.35微米的发展，目前达到了 0.18微米的水平，而当前国际水 平为0.09微米(90纳米)，我国与之相差约为2-3代。设计工具与设计方法。随着集成电路复杂程度的不断提高，单个芯片 容纳器件的数量急剧增加，其设计工具也由最初的手工绘制转为计算机辅助设计 (CAD)，相应的设计工具根据市场需求迅速发展，出现了专门的EDA工具供应商。 目前，EDA主要市场份额为美国的Cadence、Synopsys和Mentor等少数企业所 垄断。中国华大集成电路设计中

25、心是国内唯一一家EDA开发和产品供应商。由于整机系统不断向轻、薄、小的方向发展，集成电路结构也由简单功能 转向具备更多和更为复杂的功能，如彩电由5片机到3片机直到现在的单片机， 手机用集成电路也经历了由多片到单片的变化。目前，SoC作为系统级集成电路， 能在单一硅芯片上实现信号采集、转换、存储、处理和I/O等功能，将数字电路、 存储器、MPU、MCU、DSP等集成在一块芯片上实现一个完整系统的功能。它的制 造主要涉及深亚微米技术，特殊电路的工艺兼容技术，设计方法的研究，嵌入式 IP核设计技术，测试策略和可测性技术，软硬件协同设计技术和安全保密技术。 SoC以IP复用为基础，把已有优化的子系统甚

26、至系统级模块纳入到新的系统设 计之中，实现了集成电路设计能力的第4次飞跃。制造工艺与相关设备。集成电路加工制造是一项与专用设备密切相关的 技术，俗称一代设备，一代工艺，一代产品。在集成电路制造技术中，最关键的是 薄膜生成技术和光刻技术。光刻技术的主要设备是曝光机和刻蚀机，目前在130nm 的节点是以193nmDUV(Deep Ultraviolet Lithography)或是以光学延展的 248nmDUV为主要技术,而在l00nm的节点上则有多种选择：157nm DIJV、光学延 展的193nm DLV和NGL。在70nm的节点则使用光学延展的157nm DIJV技术或者 选择NGL技术。到

27、了 35nm的节点范围以下，将是NGL所主宰的时代，需要在EUV 和EPL之间做出选择。此外，作为新一代的光刻技术,X射线和离子投影光刻技术 也在研究之中。测试。由于系统芯片(SoC)的测试成本几乎占芯片成本的一半，因此未来 集成电路测试面临的最大挑战是如何降低测试成本。结构测试和内置自测试可大 大缩短测试开发时间和降低测试费用。另一种降低测试成本的测试方式是采用基 于故障的测试。在广泛采用将不同的IP核集成在一起的情况下，还需解决时钟异 步测试问题。另一个要解决的问题是提高模拟电路的测试速度。封装。电子产品向便携式/小型化、网络化和多媒体化方向发展的市场 需求对电路组装技术提出了苛刻需求,集

28、成电路封装技术正在朝以下方向发展：裸芯片技术。主要有COB(ChipOI1Board)技术和Flip Chip(倒装片)技术两 种形式。微组装技术。是在高密度多层互连基板上，采用微焊接和封装工艺组装各种 微型化片式元器件和半导体集成电路芯片，形成高密度、高速度、高可靠的三维 立体机构的高级微电子组件的技术，其代表产品为多芯片组件(MCM)。圆片级封装。其主要特征是：器件的外引出端和包封体是在已经过前工序 的硅圆片上完成,然后将这类圆片直接切割分离成单个独立器件。无焊内建层(Bumpless Build-Up Layer, BBLIL)技术。该技术能使CPIJ内 集成的晶体管数量达到10亿个，并

29、且在高达20GHz的主频下运行，从而使CPU达 到每秒1亿次的运算速度。此外,BBUL封装技术还能在同一封装中支持多个处理 器,因此服务器的处理器可以在一个封装中有2个内核，从而比独立封装的双处 理器获得更高的运算速度。此外,BBUL封装技术还能降低CPIJ的电源消耗，进而 可减少高频产生的热量。材料。集成电路的最初材料是错，而后为硅，一些特种集成电路(如光电器 件)也采用三五族(如砷化镓)或二六族元素(如硫化镉、磷化铟)构成的化合物半 导体。由于硅在电学、物理和经济方面具有不可替代的优越性，故目前硅仍占据 集成电路材料的主流地位。鉴于在同样芯片面积的情况下，硅圆片直径越大，其经 济性能就越优

30、越，因此硅单晶材料的直径经历了 1、2、3、5、6、8英寸的历史 进程，目前，国内外加工厂多采用8英寸和12英寸硅片生产，16和18英寸(450mm) 的硅单晶及其设备正在开发之中，预计2016年左右18英寸硅片将投入生产。此外，为了适应高频、高速、高带宽的微波集成电路的需求,SoI (Silicon-on-Insulator)材料,化合物半导体材料和错硅等材料的研发也有不同 程度的进展。应用。应用是集成电路产业链中不可或缺的重要环节，是集成电路最终进 入消费者手中的必经之途。除众所周知的计算机、通信、网络、消费类产品的应 用外，集成电路正在不断开拓新的应用领域，诸如微机电系统,微光机电系统，

31、生 物芯片(如DNA芯片)，超导等。这些创新的应用领域正在形成新的产业增长点。基础研究。基础研究的主要内容是开发新原理器件,包括:共振隧穿器件 (RTD)、单电子晶体管(SET)、量子电子器件、分子电子器件、自旋电子器件等。 技术的发展使微电子在21世纪进入了纳米领域，而纳电子学将为集成电路带来 一场新的革命。我国集成电路产业起步于20世纪60年代,2001年全国集成电路产量为64亿 块,销售额200亿元人民币。2002年6月，共有半导体企事业单位(不含材料、设 备)651家，其中芯片制造厂46家，封装、测试厂108家，设计公司367家,分立期 间厂商130家，从业人员11.5万人。设计能力0

32、.180.25微米、700万门，制造 工艺为8英寸、0.180.25微米，主流产品为0.350.8微米。与国外的主要差距:一是规模小,2000年，国内生产的芯片销售额仅占世界市 场总额的1.5%,占国内市场的20%；二是档次低，主流产品加工技术比国外落后两 代；三是创新开发能力弱，设计、工艺、设备、材料、应用、市场的开发能力均 不十分理想，其结果是今天受制于人，明天后劲乏力；四是人才欠缺。总之，我国绝大多数电子产品仍处于流通过程中的下端,多数组装型企业扮演 着为国外集成电路厂商打工的角色，这种脆弱的规模经济模式，因其附加值极低， 致使诸多产量世界第一的产品并未给企业和国家带来可观的收益,反而使

33、掌握关 键技术的竞争者通过集成电路打入中国市场，攫取了绝大部分的利润。5.2发展重点和关键技术由于集成电路产品是所有技术的最终载体，是一切研究成果的最终体现，是 检验技术转化为生产力的最终标志，所以，产品是纲，技术是目，必须以两个核心 产品为龙头，带动两组产品群的开发。利用CPIJ技术开发与之相关的MPU(微处 理器)、MCU(微控制器)、DSP(数字信号处理器)等系列产品；利用3C芯片组的技 术开发与之相关的DVD、HDTV、数码相机、数码音响等专用集成电路系列产品。 因此,未来一段时期，我国应该开发研究以下关键技术。亚100纳米可重构SoC创新开发平台与设计工具研究。当前，集成电路 加工已

34、进入亚100纳米阶段,与其对应的设计工具尚无成熟产品推向市场，而我 国EDA工具产品虽与世界先进水平存有较大差距，但也具备了 20多年的技术储备 和经验积累,开发亚100纳米可重构SoC创新开发平台与设计工具是实现我国集 成电路产业跨越式发展的重要机遇。该项目主要内容包括:基于亚100纳米工艺的集成电路设计方法学研究与 设计工具开发、可重构SoC创新开发平台技术与IP测评技术研究、数模混合与 射频电路设计技术研究与设计工具开发等。SoC设计平台与SIP重用技术。基于平台的SoC设计技术和硅知识产权 (SIP)的重用技术是SoC产品开发的核心技术，是未来世界集成电路技术的制高点。项目主要内容包括

35、:嵌入式CPU、DSP、存储器、可编程器件及内部总线的SoC 设计平台；集成电路IP的标准、接口、评测、交易及管理技术；嵌入式CPII主 频达IGHz，并有相应的协处理器；在信息安全、音视频处理上有1012种平台； 集成电路IP数量达100种以上等。新兴及热门集成电路产品开发。项目主要内容包括:64位通用CPU以及 相关产品群、3C多功能融合的移动终端芯片组开发(802.11协议)、网络通信产 品开发、数字信息产品开发、平面显示器配套集成电路开发等。10纳米1012赫兹CMOS研究。项目的研究对象为特征宽度为10nm的CMOS 器件，主要内容有:Silicon on Insulator(SOI

36、)技术、双栅介质结构(Double Gate Structure)技术、应变硅衬底(Strained Si)技术、高介电常数栅介质技术 (High-k)、金属电极技术(Metal Gate)、超浅结形成技术(Ultra Shallow Junction).低介电常数介质材料(low-K)的选择、制备及集成、铜互联技术的完 善、CMP技术、清洗技术等。12英寸90/65纳米微型生产线。项目主要内容有：等离子体氮化栅SiON 薄膜(等效膜厚1.5nm)的形成工艺；Hf02、Zr02等新型高介电常数(high-K)棚 介质的制备方法、high-K/Si界面质量控制、high-K栅介质的稳定性和可靠性

37、， 探索金属栅新结构的制备工艺，获得适用于65nm CMOS制造的新型栅叠层(gate stack)结构技术；超浅结形成技术、Co-Ni系自对准金属硅化物接触互连技术结 合Si/SiGe选择外延技术，探索提升源漏新结构的制备方法、形成超低接触电阻 率金半接触体系，获得适用于纳米CMOS制造的新型超浅结和自对准金属硅化物 技术；多晶SiGe电极的形成方位，获得低耗尽多晶栅电极、低阻抗的栅电极形成 技术；研究铜/低介电常数介质(Cu/low-K)制备方法、low-K的稳定性及可加工 性、Cu/low-K界面可靠性和质量控制，获得适用于纳米CMOS器件的后端互连技 术等。高密度集成电路封装的工业化技

38、术。项目主要内容包括：系统集成封装 技术、50微米以下的超薄背面减薄技术、圆片级封装技术、无铅化产品技术等。SoC关键测试技术研究。项目主要内容包括:通过510年,在国内建立若 干个支持千万门级、1GHz、1024Pin的SoC设计验证平台和生产测试平台；SoC 设计一测试自动链接技术研究；DFT的测试实现和相关工具开发；高频、高精度 测试适配器自主设计技术g测试程序设计方法及建库技术；关键测试技术研究； SoC产业化测试关键技术研究等。直径450mm硅单晶及抛光片制备技术。根据国际半导体发展指南预测， 直径450mm硅单晶及抛光片将有可能在2016年左右投入应用，成为30Omm之后大 规模应

39、用的硅片。预计届时DRAM的线宽将达到22nm,对硅抛光片的质量将达到 前所未有的高度，比如，硅片的局部平整度要W22nm,每片大于11nm的表面颗粒 95个，晶体缺陷(氧化层错)密度0.2个/cm2。这些都将对现有硅片加工技术 提出挑战,需要研发大量的创新性技术，从而将带动整个精细加工技术的发展和 进步，而450mm硅片的开发和应用将带动整个微电子领域的跨越式发展。以每个 DRAM芯片预计面积238mm2记，每片硅片上将可以生产500个以上的芯片，这将大 大提高生产效率，其应用范围将十分广泛。应变硅材料制备技术。应变硅的电子和空穴迁移率明显高于普通的无应 变硅材料，其中以电子迁移率提高尤为明

40、显。以Si0.8Ge0.2层上的应变硅为例， 其电子迁移率可以提高50%以上,这大大提高了 NMOS器件的性能,对高速高频器 件来说有至关重要的作用。对现有的许多集成电路生产线而言，如果采用应变硅 材料，则可以在基本不增加投资的情况下使生产的IC性能明显改善，还可以大大 延长花费巨额投资建成的IC生产线的使用年限。目前有希望在未来几年内获得应用的应变硅材料是采用应变 Si/SiGe/Si02(SOI)结构:在无应变的SiGe层上的Si层因二者间品格参数的差异 而形成应变硅，下面的Si02可以起到电学隔离作用，这是浅结(全耗尽)器件所必 须的。预计到20102013年,SiGe层中Ge的摩尔含量

41、可以做到10%20%,应变硅 的电子迁移率可以比无应变硅提高约30%70%。60纳米节点刻蚀设备(介质刻蚀机)。项目主要内容:要求各向异性刻 蚀，刻出符合CD偏差要求的线条;刻蚀剖面(Etch Profile)接近900；大面积片 子上要保持均匀他密集线条与孤立线条要求刻蚀速率的一致，即要求小的微负载 效应；在栅刻蚀中避免将栅刻穿，要求不同材料的刻蚀速率要大，即选择比较大； 为了保持各向异性刻蚀的剖面,刻蚀过程中要形成侧壁钝化，并要考虑刻蚀后的 清除；要提高刻蚀成品率必须设法降低缺陷密度和缺陷尺寸；要解决所谓天线效 应造成的Plasma电荷积累损伤；对刻蚀残留物要解决自清洗问题，以提高二次清 洗间平均间隔时间(MTBC)和缩短清洗和恢复平均时间(MTTCR)以提高开机时间需 要解决新一代光刻胶带来的线条边缘粗糙度问题，等一系列新问题。而对于大生 产设备而言，还要解决生产率,重复性、成品率,耐久性、可靠性、安全环保和较 大的工艺窗口等诸多问题。60纳米节点曝光设备(F2准分子激光曝光机)。F2准分子激光步进扫 描机将从70nm介入，可引伸到5