四位二进制计数器

1、成绩评定表学生姓名班级学号专业通信工程课程设计题目四位二进制计数器评语组长签字:成绩日期2014年7月15日沈阳理工大学课程设计任务书学院信息科学与工程学院专业通信工程学生姓名班级学号课程设计题目四位二进制同步加法计数器(缺10111100110111101111)实践教学要求与任务：.了解数字系统设计方法。.熟悉QuartiisII8.1仿真环境及VHDL下载。.熟悉Multisim仿真环境。.设计实现四位二进制同步加法计数器(缺10111100110111101111)工作计划与进度安排：第一周：熟悉Mu由S1m及Quam】sII8.1环境，练习数字系统设计方法第二周：1.在Quartus

2、II8.1环境中仿真实现四位二进制同步加法计数器(缺1011110011011110lllDo2.在Multisim环境中仿真实现四位二进制同步加法计数器，缺(10111100110111101111),并通过虚拟仪器验证其正确性。指导教师:|专业负责人:学院教学副院长:2014年6月19日2014年6月19日2014年6月20日沈阳理工大学摘要本次课程设计是在QuartusII8.1软件的环境下，进行VHDL程序编写和仿真结果分析，为以后学习集成电路芯片的使用打下坚实的基础。在此基础上学习了数字系统设计的基本思想和方法，学会了科学地分析实际问题，通过查资料、分析资料及请教老师和同学等多种途径

3、，独立解决问题。在使用Multism进行逻辑电路的连接与分析时，要学会化繁为简，将复杂的电路图连接的更加简化、清晰明了。观察逻辑电路图和逻辑分析仪的运行结果并进行分析。关键词：VHDL程序仿真结果分析逻辑电路图逻辑分析仪目录课程设计目的设计框实现过程1、QuartusII实现过程L2调试程序L3波形仿真1.4引脚锁定与下载L5仿真结果分析2、MULTISIM实现过程2.1求驱动方程2.2画逻辑电路图132.3逻辑分析仪的仿真142.4结果分析14四、总结15五、沈阳理工大学沈阳理工大学- - -一、课程设计目的1、了解同步加法计数器工作原理和逻辑功能。2、掌握计数器电路的分析、设计方法及应用。

4、3、学会正确使用JK触发器。二、设计框状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看在本课程设计中，四位二进制同步加法计数器用四个CP下降沿触发的JK触发器实现,其中有相应的跳变,即跳过了10111100110111101111五个状态，这在状态转换图中可以清晰地显示出来。具体结构示意框图和状态转换图如下：CP四位二进制同步加法计数器输出进位信号输入加法计数脉冲A：结构示意框图0000二000100100-001101000-0101-1010上100110000111next直至finishcTOC o

5、1-5 h zNewProjectVizard：Directory,Top-LevelEntity2pag：e1of51归Whatistheworkingdirectoryforthisproject?Ic:altera81quartu$：.Whatisthenameofthisproject?|courtt4|,Whati$thenameofthetop-lovoldecignonHtyforthi$project?This：namois：caeSGnoitivGandmuetexactlymatchtheentitynameinthedesignfile.UoeExistingProjec

6、tSettings.FiaxisK取消图1.1XcwProjectWizaxd：SujaznaLry.page5o5-WhenyouclickFinish,theprojectwillbecicotcdwiththefollowingsellings:Projectdireetorp:c;/altc：ra/81/quaitus/ProjGctnamo:count4Top-leveldesignentity:count4Numberoffilc5added;0Numberofucerlibrariesadded:0Deviceassignments:Familynomc:CycloneDevic

7、e:EP1C6Q240C8EDAtools:Designentry/oynthesis:Simulation:Timingonolysis;Operatingconditions:Corevoltage:1.5VJunctiontemperalurerange;085廨|Finijh|取消图1.2L2调试程序。FileNew再选VHDLFile,MewQuartucIIProjecth-SOPCBuilderSystem巨DesignFilesh-AHDLFileBlockDiagram/SchomaticFilekEDIFFileStatMochinoFiloSystemVerilogHDL

8、FileTelScriptFiloUVerilogHDLFiteVHDLFile臼MemoryFilesHexadGcimal(Intol-Format)File:MemoryInitializationFile曰VoriFication/DgbuggingFilesh-In-SstemSourcesandProbesFileLogicAnolyzorIntorFacoFileh-Signal?apIILogicAnalyzerFileVectorWaveformFilo白OtherFilesL-AHDLIncludeFileh-BlockSymbolFileChainDescriptionF

9、ileSynopsysDesignConstraintsFilekCancelN图1.3图1.4写入程序，保存程序8*工II-c：:cn8=：-“二：；:：.？三:V成EdcX缈PrqeaAs物certsProcessrgTook加川出匕法？Q冷i母6*&9fctity|lncCtlk|lgcox.m汉他a曲4VMliW构-；：345I11信位向目引#0的I同：Hn：|Ccyilthn，ECfikg第ISpUtq5JitttfMyeAintelId-(urucUABethrtInter醺?riMiz为ibicaej一1011121314151617181920212223LI35AKfIEEE

10、：OSEIEE.STDLOGICllM.Mk拉ZE.3TDdIC353ISXED.ILL;Bentitycount4is：P0；.7|CF,X：IX57D_ICGIC；4：CUIS7D_LCG：CJEnC|5。泗IC0)；的ooin:;A5X3IHCTUBE册“gomCfISSIGNALcccat:STDLOGICVECTOR|3CCiiNTC0):a3STXaFRCCESS|cpfr|BESTSIX尸：e匆ccunc=tC：C,;el3ir8ZVEXIAMD*：IHEKSItoynt-1010IE3ccrnt-0000;fiELSEccunt-contP;EKDIF;山IX；EXDFRXS5

11、5：orccun:;必Behavioral:图1.5具体程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;entitycount4isPORT(cpj:INSTD.LOGIC;沈阳理工大学沈阳理工大学- -图1.6- -q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);endcount4;ARCHITECTUREBehavioralOFcount4ISSIGNALcount:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(cp,i)BEGINifr=

12、0thencount=,0000H;elsifcpEVENTANDcp士1,THENifcount=1010”THENcount=H0000;ELSEcount=count+1;ENDif;endif;ENDPROCESS;q=count;endBehavioral;双击ImplementDesign(或右键Run),运行程序，调试成功显示如下ER7zRoRctA%gw*er田陋之)、eqAb，w6m、x才CompihtioriEapart邮ydNote.“cffi”Z&%nth”a.U肉”XAmHr.一J强冲AnrfpwMe；m4*t*(crCm4,2户,，tt*H,ltl*!t*IhMT“

13、-X7fotstr37tlr*lcTlatM、(taincrw，e“K，UUiMT”U力rVnl(1EMybn，TtlalKIa2uful-FriJd11WO902201481MH阴9场依JHU，c，mrca0，IBS(3S00/依160(0)v.tvvv用ssffi*jraia|iFocol01a9fcncxicaiapwcnOtfiaMclwlcsamorrear702】3Infoi：locRiBieraalfra19resenoredxc2T5.0I咖becvwnswreeie”sx85TttaddMCLMCWDrepLscer-ooaic(3rInfoi:ootremcloc*cp*r

14、fejcinzictplaflOlexiwojhregister,oocfiT|0)-199016mXafc:m】；cecpilaticnvicTx&iag*Mlyraiecatil.0ttcea,1vurtua?Safe:MrtosX：FoilCecpilaticnviaucctatil.Carrerx,4v*rni3?iPKXOM*)栈X.入何。|码AWA.网A入E8AH/1.3波形仿真。File选VectorwaveformFileOK。h-SOPCBuilderSystem白DesignFiles|HAHDLFileH-BlockDiagram/SchematicFile|-EDIFF

15、ileStateMachineFileihSyistennVerilogHDLFiler-1clScriptFile|UVerilogHDLFilejLVHDLFileMemoryFilesHeHadecimal(Intel-Format)FileL-MemoryInitializationFile白Verification/DebuggingFiles|-In-SystemSourcesandProbesFileH-LogicAnalyzerInterfaceFiler-SignalTapIILogicAnalyserFileVectorWaveformFile日OtherFileskAHD

16、LIncludeFileBlockSymbolFilehChainDescriptionFileh-SynopsesDesignConstraintsFile；TextFileOKJCancel图1.7宓E”MPrc,etQrcce”及TootWrdc-A+9,，9/图1.8左侧Name栏内鼠标右键，选择Insert，打开Insert下的InsertNodeOiBus如图nserriNoaeortus图1.9点击NodeFindej.然后运行仿真波形，如下:图1.10SimuhtionWaveformsSinul&lionnode：TimingMasteiTimeBar147nt一电I-it1

17、125s心.rba厂卡DOns93,9ns70.QnsSO.Qns110pns130pns150.(0ns170.(0nsu.n-12、拿日q-uj-LJin_ru_Ljin_nLnn_nnLnr丽以X而T5师黑须吸iiUXXMTgTTXXTU55X瓯须顿0叩。逆碗而）阿默而而未ql3图1.111.4引脚锁定与下载。Assigmnents选项中选pins,分配引脚：Cp-p28,1-p49,q3-p98,q2-p99,ql-plOO,qO-plOl。点击processing中的EnableliveIOCheckp学Q-uj;Ilc;、l：3a8：quuxt二coqc；-cout：:F.”Fla

18、ui。!：FileEditViewProcessingToolsWindow二Q弱满JR:H-:3I号总周A匕国T国工二三混舄3aNned.|(,(JcdeName阚二nccieO.rtpt.ITopViewWireBondXMaied|竺|EdtXN_*Hlei|RnKdl.wed?MameOrectJonLlXdQonV诋Q(M)I/OSunddfd.1IrWP羽必1B1_N1X3ALELde&h)2q3OutputF4*13.3-VL/m_rOutputIrpjt41NjB1_N2WlEi(defauh)X3-VLmidefauh)Q&.0,图1.12- -沈阳理工大学Processes

19、hnplementDesign双击GenerateProgranmungFileConfigureDevice(IMPACT),默认JTAG,finishi,we.jedOpen锁定管脚后重新编译，编译无误后进行下载。ToolsPiogaiamer)Start15仿真结果分析由仿真波形图可以清楚地看到在一个周期之内，即由小到大，依次完成了四位二进制加法计数的功能。其中由于缺了10111100110111101111五个状态，即缺了十进制数中的1112131415五个数，在波形仿真中，在这几个状态处发生跳变，即由1010直接跳回到0000,即完成一个周期的计数，不断循环往复。2.Multism实

20、现过程求驱动方程相关结构示意框图和状态转换图见上(二)所示步骤。选择四个时钟脉冲下降沿触发的JK触发器，因要使用同步电路，所以时钟方程应该为CPo=CPk=CP2=CP5=CP(1)求状态方程由所示状态图可直接画出如图2.1所示电路次态0+0。”的卡诺图，再分解开便可以得到如图2.2所示各触发器的卡诺图。沈阳理工大学- -q；QoQ,QX0001111000000100100100001101010101101000Oil111xxxxxxxxxxxxxxxx1010011010 xxxx0000图2.1将上述卡诺图对应拆成四个卡诺图，分别求出、。”表达式如下所示：0；000111100000

21、00010010110101101111100110111101110匚-010111110000由此可见，在CP操作下都能回到有效状态，即电路能够自启动。2.4结果分析Multism是一种虚拟仪器，可以用来验证电路的设计的正确性。根据相关计算，得出时序电路的时钟方程、状态方程、驱动方程，从而选择合适触发器来连接实现。本设计中，选用四个时钟脉冲下降沿触发的JK触发器来实现四位二进制加法计数器。逻辑电路图中，四个小红灯即为显示器，从右到左显示时序图中的十二种状态，其中，灯亮表示“1”，灭表示“0”，从而达到计数目的。由于其中缺了10111100110111101111五种状态，所以在计数过程中会

22、发生跳变，即从1010直接跳回到0000,周而复始。逻辑分析仪类似于ISE环境下的波形仿真，是对计数器的另一种直观的描述。其中，高电平表示“1”,低电平表示“0”，也可以对计数器的功能进行测试及检验。本次课程设计加深了我对EDA技术的进一步深入理解。熟悉了VHDL程序编写和原理图输入法的优缺点，为我以后更深层次的学习奠定了良好的基础。通过这次课程设计，使我受益颇多。了解到课程实习设计是开端，连接是关键，测试是必须。既巩固了课堂上学到的理论知识，乂掌握了常用集成电路芯片的使用。在此基础上学习了数字系统设计的基本思想和方法，学会了科学地分析实际问题，通过查资料、分析资料及请教老师和同学等多种途径，独立解决问题。同时，也培养了我认真严谨的态度。对于数字电路设计，尤其在使用Multism进行逻辑电路的连接与分析时，这种分析解决问题的能力就更为重要。要在复杂的电子器件和密密麻麻的连线中找出头绪来，有时候并不是一件容易的事情。但是往往这样的问题就出在计算上，尤其是在化简卡诺图时，务必小心谨慎，一个字符写错或者