EDA技术实验报告 -数字频率计设计（使用VHDL语言）

1、实验报告课程 EDA技术 实验名称 数字频率计设计（使用VHDL语言） 第 1 页专业_电子信息_ 班级_电本九班_ _ 学号_ _ 姓名 实验日期：2014 年 4 月 25 日 报告退发 (订正 、 重做) 一、实验目的设计数字频率计，学习较复杂数字系统设计方法。二、实验内容设计数字频率计，学习较复杂数字系统设计方法。三、实验环境计算机、QuartusII软件四、实验步骤数字频率计输入程序：LIBRARY IEEE; -测频控制器USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TESTCTL IS POR

2、T ( CLKK : IN STD_LOGIC; - 1Hz CNT_EN,RST_CNT,LOAD : OUT STD_LOGIC); END TESTCTL;ARCHITECTURE behav OF TESTCTL IS SIGNAL DIV2CLK : STD_LOGIC;BEGIN PROCESS( CLKK ) BEGIN IF CLKKEVENT AND CLKK = 1 THEN DIV2CLK = NOT DIV2CLK; END IF; END PROCESS; PROCESS (CLKK, DIV2CLK) BEGIN IF CLKK=0 AND Div2CLK=0 TH

3、EN RST_CNT = 1; ELSE RST_CNT = 0; END IF; END PROCESS; LOAD = NOT DIV2CLK ; CNT_EN = DIV2CLK;END behav;课本例题：5.3LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF3 IS PORT ( CLK,D1 : IN STD_LOGIC ; Q1 : OUT STD_LOGIC); END ; ARCHITECTURE bhv OF DFF3 IS SIGNAL A,B : STD_LOGIC ; BEGIN PROCESS (CLK

4、) BEGIN IF CLKEVENT AND CLK = 1 THEN A = D1; B = A; Q1 =B; END IF; END PROCESS ; END ;2.程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF3 IS PORT (CLK,D1:IN STD_LOGIC;Q1:OUT STD_LOGIC); END;ARCHITECTURE bhv OF DFF3 ISBEGINPROCESS (CLK) VARIABLE A,B:STD_LOGIC;BEGINIF CLKEVENT AND CLK = 1 THEN A := D1; B := A; Q1 = B;END IF;END PROCESS;END;54五、实验结果与讨论实验结果如图：数字频率计：125.