EDA与vhdl语言2008最终试卷A电子信息

1、题号一二三四五六七八九十总分分值20104030100得分A考试科目EDA技术与VHDL语言考试类型考试考试方式闭卷半开卷开卷学年学期20082009学年第二学期适用专业年 级电子信息工程06级教研室主任一、选择题（在每个小题四个备选答案中选出一个正确答案，填在下面的表格中中）（本大题共10小题，每小题2分，总计20分）123456789101对于信号和变量的说法，哪一个是不正确的：_AA信号用于作为进程中局部数据存储单元B变量的赋值是立即完成的C信号在整个结构体内的任何地方都能适用D变量和信号的赋值符号不一样2ENTITY counter IS PORT( Clk : IN STD_LOGI

2、C; Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0);END _B_;A. counter23 B. counter C. work D. entity3ENTITY counter IS PORT( Clk : IN STD_LOGIC;Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0);.ARCHITECTURE a OF _B_ ISA. counter23 B. counter C. work D. STD_LOGIC4VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_。DA.器件外

3、部特性；B.器件的综合约束；C.器件外部特性与内部功能；D.器件的内部功能。5下列4个VHDL标识符中正确的是：_BA10#128#B16#E#E1C74HC124DX_166在VHDL语言中，下列对时钟边沿检测描述中，错误的是：_D_A. if clkevent and clk = 1 thenB. if clkstable and not clk = 1 thenC. if rising_edge(clk) thenD. if not clkstable and clk = 1 then7不完整的IF语句，其综合结果可实现：_D_A. 三态控制电路B. 条件相或的逻辑电路C. 双向控制电路

4、D. 时序逻辑电路8下列关于并行和顺序语句的说法中，错误的是_C_A. 顺序语句的书写过程与执行过程基本一致。B. IF语句属于顺序语句。C. 块语句属于顺序语句。D. 并行语句中的各语句之间可有信息往来，也可以互相独立、互不相关。9关于VHDL中的数字，请找出以下数字中最大的一个：_。AA. 2#1111_1110#B.8#276#C.10#170#D. 16#E#E110以下对于进程PROCESS的说法，正确的是：_C_A. 进程之间可以通过变量进行通信B. 进程内部由一组并行语句来描述进程功能C. 进程语句本身是并行语句D. 一个进程可以同时描述多个时钟信号的同步时序逻辑二、填空题（本大

5、题共10个空，每空1分，总计10分）11、 ASIC直译为 专用集成电路。12、 EDA直译为电子设计自动化。13、MAX+plus提供了CPLD/FPGA的设计,仿真和烧写的环境,是目前使用极为广泛的EDA开发工具之一.14、构成一个完整的VHDL语言程序的五个基本结构是 实体， 结构体 ，库 ，程序包 ，配置。15、在VHDL语言中，以下符号表示的XOR指的是 运算，运算符AND指的是 运算。三、回答下列问题(本大题共4小题，每小题10分,总计40分）16、画出用PROM完成半加器逻辑陈列图17、下面程序是转换函数CONV_INTEGER（）完成的3-8译码器的设计程序，试补充完整。LIB

6、RARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY decoder3to8 IS PORT ( input: IN STD_LOGIC_VECTOR (2 DOWNTO 0); output: OUT STD_LOGIC_VECTOR (7 DOWNTO 0); END decoder3to8; ARCHITECTURE behave OF decoder3to8 IS BEGIN PROCESS (input) BEGIN output 0); output(CONV_INTEGER(

7、input) v1; - END LOOP Q1 ASSERT (v2 v1 ) REPORT OUT OF RANGE - SEVERITY ERROR ; END PROCEDURE comp ;19仔细阅读一下代码，并在相应位置填写注释。LIBRARY IEEE； - USE IEEE.STD_LOGIC_1164.ALL； ENTITY temp41 IS PORT (s4，s3, s2，s1 : IN STD_LOGIC; z4，z3, z2，z1 : OUT STD_LOGIC); END temp41； ARCHITECTURE tem OF temp41 IS BEGIN PR

8、OCESS (s4，s3，s2，s1 ) variable etc : INTEGER RANGE 0 TO 15; - BEGIN etc:= 0 ; IF (s1 =1) THEN etc := etc+8 ; ELSIF (s2 =1) THEN etc := etc+4 ; ELSIF (s3 =1) THEN etc := etc+2 ; ELSIF (s4 =1) THEN etc := etc+1 ; ELSE NULL; - END IF; z1=0; z2=0; z3=0; z4 z1 z2 z3 z4=1; END CASE；END PROCESS；END tem；四、综合

9、题（本大题共2小题，每小题15分，总计30分）20阅读下列VHDL程序，画出原理图（RTL级）：library ieee;use ieee.std_logic_1164.all;entity lfsr isport (clk : in std_logic;clr : in std_logic;d : in std_logic;mout : out std_logic);end lfsr; architecture rtl of lfsr issignal sreg : std_logic;beginshift_p : process(clk,clr) variable s : std_logic;begin if clr = 1 thens := 0;elsif rising_edge(clk) thens := sreg xor (not d);end if; sreg = s;end process;mout = sreg;end rtl;22、看下面原理图，写出相应VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MYCIR ISPORT (A, CLK : IN STD_LOGIC; C, B : OUT STD_LOGIC );END MYCIR;ARCHIT