VHDL14-15试卷部分题目(有答案非标准)

1、一、填空题（15*1=15分）1. 构造体常用的三种描述方式分别是 行为描述、寄存器传输描述 和 结构描述。2.VHDL的基本单元为 实体说明 和 构造体 。3.VHDL的客体包括 信号 、 变量 和 常数 。4.PROCESS(d0，d1，sel)语句中的d0，d1，sel都是信号量，VHDL中又称 敏感信号量。5.“TYPE number IS INTEGER RANGE 255 DOWNTO 0；”，number为用户自定义的数据类型，number HIGH的属性值为 255 ，number RIGHT的属性值为 0 。6.设计数字系统时，采用从最底层开始到最高层设计完毕的方法称为 自下

2、而上 的设计方法。7.端口定义语句中，用 INOUT 表示双向，用 BUFFER 说明该端口可输出信号也可以在构造体内利用该信号。8.VHDL的实体声明部分指定了设计单元的 输入、输出接口信号或引脚 。二、选择题（15*2=30分）三、简答题（2*4=8分）1.分别从声明格式、赋值符号、赋值时间、作用范围等方面说明信号和变量有何区别。信号：是全局量、赋值符号为=、延时赋值、在实体、构造体和包集合中说明变量：是局部量、赋值符号为:=、立即赋值、在进程语句、函数语句和过程语句中使用2.简述OUT和BUFFER在定义输出端口时的区别。OUT允许对应多个信号、在构造体内部不能再使用，而BUFFER只允

3、许对应一个信号、可在构造体内部再次使用。四、程序改错题（2*3=6分）五、根据要求写VHDL语句（5*2=10分）1.avect是用STD_LOGIC_VECTOR数据类型定义的信号，写出把avect转换为整型的语句in_avect =CONV_INTEGER(avect); STD_LOGIC_UNSIGNED2.定义一名为s，数据类型为integer，约束区间为0-15，初始值为10的信号SIGNAL s: INTEGER RANGE 0 TO 15:=10;3.定义一枚举数据类型state，用于表示一个有限状态机的4个状态：idle、wr、rd、comp TYPE state IS(id

4、le, wr, rd, comp);4.定义一个一维数组tone，索引范围(0 to 63)，数据类型integer TYPE tone IS ARRAY (INTEGER 0 TO 63) OF STD_LOGIC;5.一个模块声明语句： COMPONENT AND2 IS PORT（i0，i1：IN STD_LOGIC； p：OUT STD_LOGIC)； END COMPONENT试写出例化该或门到当前设计的语句，其中i0，i1，p端口分别连接a，b，c信号 u2: AND2 PORT MAP (a,b,c);六、四选一电路模块图如下，请填写适当语句。（6*2=12分）LIBRARY I

5、EEE；USE IEEE.STD_LOGIC.1164.ALL；ENTITY mux4 IS PORT(a，b，i0，i1，i2，i3： IN STD_LOGIC ； q： OUT STD_LOGIC ）；END mux4；ARCHITECTURE mux4_behave OF mux4 IS SIGNAL sel： STD_LOGIC_VECTOR(1 DOWNTO 0) ；BEGIN sel = q = q = q = q = q = NULL； END CASE；END PROCESS；END mux4_behave；七、用VHDL语言描述具有使能端的3-8译码器（9分）。真值表输入输出EN1XXX00000000000000000001000100000010001000000100001100001000010000010000