一种音频交换混合矩阵设计与实现

1、一种音频互换混淆矩阵设计与实现一种音频互换混淆矩阵设计与实现类型：EDA/PLD音频互换混淆矩阵是各样会议、演播、指挥系统的核心设施，连结不一样的音频输入、输出设施，实现音频的互换及混淆功能，并实现音频信号的控制与调动。传统的音频矩阵往常鉴于模拟开关电路设计，设计复杂，实现难度较大，不合适建立中大规模互换矩阵。并且，大部分矩阵不具备音量调理及信号混淆功能，需要配合调音台、信号混淆器设施使用。本文提出一种鉴于FPGA(FieldProgrammableGateArray)的音频互换混淆矩阵的设计方案。该方案以互换技术原理为基础，采纳数字音频信号采样及办理技术，建立互换混淆矩阵，实现了1616路音

2、频信号的互换、混淆;设计及实现难度小，且可依据系统需求裁汰或增添系统互换容量、设置音频信号采样精度及采样速率;每路输入、输出信号的音量能够独立进行控制;还拥有输入输出延时低、信道间隔绝度高、音质好的特色。1音频互换混淆矩阵的数学模型1.1互换系统原理互换技术源于电话通讯，其基本任务就是在大规模网络中实现各用户之间信息的端到端的有效传达。互换技术的原理就是经过设置好的路径，将源端的数据可控地发往目的端。关于音频系统，互换即指将音频信号从输入端经过一系列节点转发到输出端。1.2互换混淆矩阵数学模型鉴于2.1所述互换技术原理，可建立互换系统的一般数学模型。将多输入输出的互换系统抽象为一个矩阵P，其输

3、入和输出信号抽象为两个向量(x，y)，互换系统实现的功能就是将输入向量经过矩阵的运算变换为输出向量:此中pij0，1，代表输入与输出的对应关系。n和m分别代表输入和输出信号个数。当n=1时，该系统为单输入系统;当n1时，该系统为多输入系统。当m=1时，该系统为单输出系统;当m1时，该系统为多输出系统。关于一个音频互换混淆系统，pij即代表了某路输入与某路输出的对应关系，以及音量信息。最后，独自的某路输出信号yj能够表示为:本方案的核心技术，是将多路模拟音频输入信号变换为数字输入向量，并建立数字互换混淆矩阵，经过对矩阵的运算获得数字输出向量，并将输出向量变换为模拟音频输出信号，分派至各输出端口，

4、最后实现音频互换混淆矩阵。在此，设向量A、B分别为输入和输出音量控制向量，矩阵Q为控制矩阵，则互换矩阵P变换为:综上，建立起系统的最后数学模型为:此中qji=0，1。由式(4)可知，第j路输出的最后结果yj为:2系统方案设计概括2.1系统信号流程依据式(4)及式(5)，可构建出系统信号流程图，如图1所示。图1互换混淆矩阵系统信号流程图。ai和bj由音量控制芯片来实现，数/模及模/数变换分别由专用芯片来实现，矩阵Q和多路加法器由FPGA来实现。系统互换容量设定为1616，即n=16，m=16。针对不一样系统需求，可扩展或减少互换容量。2.2系统硬件设计由系统信号流程图可知，系统整体的硬件模块由输

5、入音量控制、数/模变换、互换混淆矩阵、模/数变换、输出音量控制等构成。系统整体硬件模块框图如图2所示。图2互换混淆矩阵整体硬件模块构造框图。输入音量控制芯片采纳PGA4311，其增益调理范围为31.5dB-95.5dB。使用SPI总线对其进行控制。输入模/数变换芯片采纳PCM4204，该芯片采用IO接口控制工作模式和参数。详细设置方式见文件。输出数/模变换及音量控制芯片采纳PCM1681，工作于从机方式，使用I2C接口对其进行控制。详细设置及使用方法见文件。经过对模/数及数/模变换芯片的设置，能够依据系统需求调整数字音频信号的采样精度及频次。本文所述方案实例的采样频次为97.7kHz，采样精度

6、为24bit，采纳左对齐PCM编码方式传输，其传输时序图如图3所示。图3PCM编码传递时序(左对齐)。2.3FPGA及其程序设计FPGA内部包括串/并变换、互换矩阵、混淆、并/串变换、时钟模块和矩阵控制模块，其内部模块框图如图4所示。FPGA采纳Altera的EP2C35芯片，其详细参数见文件。时钟模块时钟模块的功能是为串/并、并/串变换模块供给一致的全局时钟。系统需要的时钟信号有三种，分别是:系统时钟(SCK)、位时钟(BCK)和声道时钟(LRCK)，各时钟频次由采样频次(fS)决定:图4FPGA内部模块框图。本系统中，采样频次fS为97.7kHz，经过一个50MHz的外面时钟信号分频产生上

7、述各个时钟。在模块内成立一个9bit累加计数器Q，在时钟信号的上涨沿达成一个递加计数，当数值计到满值111111111时，在下一个时钟周期将Q置0。将XCLK、BCK、LRCK输出分别连结到计数输出的第0、第2和第8位，并将第3-第7位归并成另一个计数输出S_Count，用于控制串-并和并-串变换的位计数。所以，实质生成的fSCK为25MHz，fBCK为6.25MHz，fLRCK和fS为97.7kHz。输入串/并变换模块该模块负责将PCM4204输入的串行PCM编码变换为并行数据，送入互换矩阵模块进行办理。模块内部成立经过一个32bit移位存放器(S_Buf)，用来储存串行数据，依据声道时钟(

8、LRCK)的动作来控制并行输出。串/并变换流程如图5所示。图5串/并变换流程图。矩阵控制模块该模块的功能为:接收外面控制单元的命令，控制矩阵实现转接操作。FPGA保存10个GPIO作为使能控制端口，定义为表1。表1矩阵控制端口定义模块的输出是16组16bit并行数据，形成一个矩阵表。此中，每组数据代表输出端口，该组中的每个bit代表对应的输入端口，表中的元素代表相应的输入与输出之间的连结关系，0表示断开，1表示连结。使用时，先选择需要进行操作的输入和输出端口以及操作状态，然后向EN输入高电平，触发控制电路进行工作，将选择的输入与输出信号相连结或断开。混淆模块该模块由数据缓冲存放器(AdderB

9、uf)和加法器(Adder)两部分构成。数据缓冲存放器读取控制端口(Sel)的状态，而后判断各个输入能否有效，即能否送入到输出端口。若某输入端口有效，则将该端口数据直接送入加法器;若无效则送出数据0。互换矩阵模块互换矩阵的工作原理是一个16转256的分派器，将每一路输入分派为16路，分别送入每一路输出的混淆模块中。其构造如图6所示。图6互换矩阵模块构造图。输出并/串变换模块该模块负责将混淆模块输出的24bit并并行数据转变成PCM1681能够接收的串行PCM编码。数据传输格式与PCM4204同样。模块内部成立一个24bit移位存放器，用来产生串行输出，根据声道时钟(LRCK)的动作判断读取并行

10、输入。并/串变换流程如图7所示。图7并/串变换流程图。3系统仿真及实现3.1系统仿真FPGA整体端口及模块框图如图8所示。图8FPGA整体端口及模块框图。由时钟输入端(CLK)输入50MHz时钟信号;在互换控制端口送入控制信号，使In_0与Out_0相连，In_1与Out_1相连，In_7与Out_7相连，控制信号输入如图9所示。图9控制信号输入。在第一路串行信号输入端(In_0)的左声道输入时序输入16进制串行数据000000，在右声道输入时序输入111111;同理，在In_1的左声道输入时序输入222222，在右声道输入时序输入333333;?在In_7的左声道输入时序输入EEEEEE，在

11、右声道输入时序输入FFFFFF。串行数据输入如图10所示。图10串行数据输入。系统的串行输出端有相应数据输出，Out_0端左声道输出数据为000000，右声道输出数据为111111，与In_0输入数据一致;Out_1端左声道输出数据222222，右声道输出数据333333，与In_1输入数据一致;?;Out_7端左声道输出数据EEEEEE，右声道输出数据FFFFFF，与In_7输入数据一致。串行数据输出如图11所示。图11串行数据输出。改变控制端口数据，使In_1的左声道输入(数据为222222)与In_2的右声道输入(数据为555555)与Out_0的左声道输出连结。由图3-5可见，Out_

12、0串行数据输出变成777777。串行数据混淆输出如图12所示。由以上仿真结果可知，FPGA整体设计能够实现串行数字音频信号的互换与混淆，达到预期设计要求。图12串行数据混淆输出。3.2系统实现互换混淆矩阵实物照片如图13所示。图13互换混淆矩阵实物照片实物测试时，先将互换混淆矩阵接入嵌入式控制系统，利用嵌入式控制系统对其进行控制。采纳计算机、MP3、便携式CD机、信号发生器等播放的音频信号作为输入源，扬声器及耳机、示波器等作为输出设施，测试互换、混淆及音量调理功能。经测试，输出音频信号无显然失真。在多路音频信号混淆输出时，仍旧能够保证较好的信号质量。输入输出延时的丈量波形如图14所示，约为620s。经过逐点丈量获得幅频特征曲线如图15所示，通频带为20Hz38.44kHz。图14输入输出延缓测量波形。图15幅频特征曲线。测试结果证明，互换混淆矩阵能够正确接受控制系统的命令，达成音频信号的互换、混淆及音量调理功能。4结论本文针对音频互换系统应用需求，提出了一种鉴于FPG