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文档简介

【Word版本下载可任意编辑】应用于倍频电路的预置可逆分频器设计并建立了基于simulink和FPGA的分频器模型，实验结果说明分频器可以实现预置模和可逆分频功能，满足倍频电路需要。

1.前言

锁相环是倍频电路的主要实现方式，直接决定倍频的成败。传统的锁相环各个部件都是由模拟电路实现的，随着数字技术的发展，全数字锁相环逐步发展起来，全数字锁相环的环路部件全部数字化，通常由数字鉴相器、数字环路滤波器、压控振荡器以及分频器组成，全数字锁相环中的分频器要求模可预置且可根据实际需要开展可逆分频。由于现有的电路均不能满足上述要求，本文首先采用simuink和FPGA开发了应用于倍频电路的变模可逆分频器。

2.变模可逆分频器的工作原理

变模分频器的基本原理是设置一个符合函数，在分频过程中，触发器的输出与预置模比较，当触发器的输出与预置模一致时，则给出符合信号，强迫计数器进入所希望的状态，即初始状态，随后计数器则按照卡诺图确定的程序继续工作，直到一个状态，即由地址码确定的第N-1个状态，再强迫分频器回到初始状态。所以每个触发器应当受到两个控制函数的控制，即：

f—正常的由卡诺图得到的控制函数；

F—强迫分频器进入的希望状态；

T—符合函数；

当符合函数T=1时，F不起作用，P=f，分频器按正常程序分频；当T=0，F起作用，P=F，强迫分频器跳变到所希望的状态。

表1状态转换表

（注：表1为状态转换图，其中左半部分为递增分频器状态转换表，右半部分为递减状态转换表。表2为计数值与各触发器当前值的关系。）

表2计数值与各触发器当前值的关系

加法分频器的驱动方程为：

减法分频器的驱动方程为：

各触发器还受到可逆信号的控制，当I_D信号为1时为递增分频器，反之为递减分频器。

各触发器的驱动函数为：

3.基于simulink的可逆分频器设计

采用simulink建立可逆分频器模型，如图1所示。分频器采用五级D触发器实现，辅之以必要的控制逻辑。输入端A、B、C、D、E为输入模值，I_D为1时分频器工作在递增模式，当I_D为0时分频器工作在递减模式，符合函数的输出T连接至D触发器的清零端，分频器的工作波形如图2所示。从图中可以看出分频器能够在预置模下完成递增或递减分频器功能。

图1五级分频器

图2分频器的工作波形。

图3分频器的仿真波形。

4.基于FPGA的可逆分频器设计

采用verilog语言实现了可逆分频器，其仿真波形如图3所示，分频器可完成预置模以及递增及递减分频功能。分频器的verilog代码如图4所示，存放器传输级网表如图5所示。

图4分频器代码。

图5存放器传输级网表。

5.总结

本文分析了变模可逆分频器的工作

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