数电课程设计数字电子钟

1数字电子钟设计目的2设计任务和要求3设计方案的选择与论证4电路设计计算与分析5元器件明细表数字电子钟课程设计（1）掌握数字钟的设计（2）熟悉集成电路的使用方法

1数字电子钟设计目的（1）显示时、分、秒。（2）可以24小时制或12小时制。（3）具有校时功能，分别对小时和分钟单独校时，对分钟校时的时候，最大分钟不向小时进位。校时时钟源可以手动输入或借用电路中的时钟。（4）具有正点报时功能，正点前10秒开始，蜂鸣器1秒响1秒停地响5次。（5）为了保证计时准确、稳定，由晶体振荡器提供标准时间的基准信号。2设计任务和要求（1）数字电子钟由信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路等组成。（2）秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现。将标准秒脉冲信号送入“秒计数器”，该计数器采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。（3）“分计数器”也采用60进制计数器，每累计60分，发出一个“时脉冲”信号，该信号将被送到“时计数器”。3设计方案的选择与论证（4）“时计数器”采用24进制计数器，可以实现一天24h的累计。（5）译码显示电路将“时、分、秒”计数器的输出状态经七段显示译码器译码，通过六位LED数码管显示出来。（6）整点报时电路是根据计时系统的输出状态产生一个脉冲信号，然后去触发音频发生器实现报时。（7）校时电路是来对“时、分、秒”显示数字进行校对调整。3设计方案的选择与论证3设计方案的选择与论证图3.1数字电子钟系统框图数字电子钟系统框图如下:3.1)时间脉冲产生电路3设计方案的选择与论证振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度。

由集成逻辑门与RC组成的时钟源振荡器或由集成电路定时器555与RC组成的多谐振荡器作为时间标准信号源。

石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整。通常选用石英晶体构成振荡器电路。3.1)时间脉冲产生电路3设计方案的选择与论证

一般采用石英晶体振荡器经过分频得到这一时间脉冲信号。1）采用多级2进制计数器来实现。将32767Ｈz的振荡信号分频为１ＨZ的分频倍数为32767，即实现该分频功能的计数器相当于１5级2进制计数器。2）采用CD4040等来构成分频电路。CD4040在数字集成电路中可实现的分频次数达到12次，为12级2进制计数器，可以将32768HZ的信号分频为8HZ。由两片就可以将脉冲分为1HZ的秒信号了。本设计为了得到稳定的脉冲选用了石英晶体振荡器，为了简化电路分频选用了CD4040。3.2)时、分、秒计数器3设计方案的选择与论证

根据60秒为1分、60分为1小时、24小时为1天的计数周期，分别组成两个六十进制（秒、分）、一个二十四进制（时）的计数器。将这些计数器适当地连接，就构成秒、分、时的计数，实现计时功能。

本设计采用4位二进制同步计数器74LS160，异步清零端CR,无论有无CP,计数器立即清零，计数使端ENp=ENt=1,计数器计数。1、秒计数电路由两位计数芯片构成,个位10进制计数,十位6进制计数，当个位计数器计到1010(十进制10)时,计数器立即清零。将个位进位输出接至十位使能端ENp和ENt，当个位计数器计到1001（十进制9）时，产生一个进位信号，使十位计数器累加3.2)时、分、秒计数器3设计方案的选择与论证2、分计数电路也可以由两位计数芯片构成。具体的做法同秒钟相同，只是将十位的进位信号接至时计数电路的使端。3、时计数电路是由两个74LS160构成的24进制计数器。将个位的QB和十位QC通过一个与非门接至清零端CR,这样当计数到00100100（十进制24）时，十位和个位同时清零。3.3)译码和数数码显示示电路3设计方案案的选择择与论证证译码和数数码显示示电路是是将数字字钟和计计时状态态直观清清晰地反反映出来来，被人人们的视视觉器官官所接受受。显示示器件选选用LED七段数码码管。在在译码显显示电路路输出的的驱动下下，显示示出清晰晰、直观观的数字字符号。。3.4)校时电路路3设计方案案的选择择与论证证实际的数数字钟表表电路由由于秒信信号的精精确性不不可能做做到完全全（绝对对）准确确无误，，数字钟钟总会产产生走时时误差的的现象。。因此，，电路中中就应该该有校准准时间功功能的电电路。本设计校校时电路路是将各各个位上上的使能能端引出出接一个个单刀双双掷开关关，一端端（1端）接低低位的进位信号号，另一端端（2端）接校时电路路。校正某某位上的的时间时时，可以以将相应应位的开开关接到到2端，通过过拨动校校时电路路就能实实现校时时功能。。3.5)整点报时时电路3设计方案案的选择择与论证证一般时钟钟都应具具备整点点报时电电路功能能，即在在时间出出现整点点前数秒秒内，数数字钟会会自动报报时，以以示提醒醒。根据要求求，电路路应在整整点前10秒钟内开开始整点点报时，，即当时时间在59分51秒到00分00秒期间时时，对报报时电路路发出报报时控制制信号。。每隔一一秒报时时一秒。。4.1)秒信号电电路单元元设计4电路设计计计算与与分析图4.1秒信号电电路图（1）晶体振振荡器电电路晶体振荡荡器是构构成数字字式时钟钟的核心心，它保保证了时时钟的走走时准确确及稳定定。4.1)秒信号电电路单元元设计4电路设计计计算与与分析图4.1所示电路路通过TTL非门构成成的输出出为方波波的数字字式晶体体振荡电电路，TTL非门G1与晶体、、电容和和电阻构构成晶体体振荡器器电路，，G2实现整形形功能，，将振荡荡器输出出的近似似于正弦弦波的波波形转换换为较理理想的方方波。输出反馈馈电阻R47和R48为非门提提供偏置置，使电电路工作作于放大大区域，，即非门门的功能能近似于于一个高高增益的的反相放放大器。。电容C1、C2与晶体构构成一个个谐振型型网络，，完成对对振荡频频率的控控制功能能，同时时提供一一个180度相移，，从而和和非门构构成一个个正反馈馈网络，，实现了了振荡器器的功能能。4.1)秒信号电电路单元元设计4电路设计计计算与与分析（2）分频器器电路数字钟的的晶体振振荡器输输出频率率较高，，为了得得到１HZ的秒信号号输入，，需要对对振荡器器的输出出信号进进行分频频。本实验中中采用4040来构成分频电路路。CD4040计数为最最高为12级2进制计数数器，可可以将32767HZ的信号先先分频为为8HZ，再分为为1HZ的信号。。如图4.1所示，可可以直接接实现振振荡和分分频的功功能。4.2)时、分分、秒秒计数数器4电路设设计计计算与与分析析数字钟钟的计计数电电路用用两个个六十十进制制计数数电路路和24进制计计数电电路实实现的的。数字钟钟的计计数电电路的的设计计可以以用反反馈清清零法法。当当计数数器正正常计计数时时，反反馈门门不起起作用用，只只有当当进位位脉冲冲到来来时，，反馈馈信号号将计计数电电路清清零，，实现现相应应模的的循环环计数数。60进制，，当计计数器器从00，01，02，……，59计数时时，反反馈门门不起起作用用，当当第60个秒脉脉冲到到来时时，反反馈信信号随随即将将计数数电路路清零零，实实现模模为60的循环环计数数。4.2)时、分分、秒秒计数数器4电路设设计计计算与与分析析本实验验采取取了74LS160用两块块芯片片进行行级联联来产产生60进制和和24进制。。秒、、分计计数器器为60进制计计数器器，小小时计计数器器为24进制计计数器器。实实现这这两种种模数数的计计数器器采用用中规规模集集成计计数器器74LS160构。74LS160是4位二进进制同步加加法计计数器器，除了了有二二进制制加法法计数数功能能外，，还具具有异异步清清零、、同步步并行行置数数、、保持持等功功能。。CR是异步步清零零端，，LD是预置置数控控制端端，D0，D1，D2，D3是预置置数据据输人人端，，P和T是计数数使能能端，，C是进位位输出出端，，它的的设置置为多多片集集成计计数器器的级级联联提供供了方方便。。4.2)时、分分、秒秒计数数器4电路设设计计计算与与分析析当CR＝LD＝P＝T＝1时，74LS160处于计计数状状态，，电路路从0000状态开开始，，连续续输入入10个计数数脉冲冲后，，电路路将将从1001状态返返回到到0000状态。。当计数数触发发器为为1001时，进进位输输出为为1，否则则为零零。4.2)时、分分、秒秒计数数器4电路设设计计计算与与分析析（1）六十十进制制计数数器图4.2六十进进制计计数功功能电电路图图4.2)时、分分、秒秒计数数器4电路设设计计计算与与分析析秒计数数电路路是由两两位计计数芯芯片74LS160构成的的六十十进制制计数数器。。1）秒个位位是10进制计计数器器,无需进进制转转换，，只需需将进进位输输出C接至十十位的的使能能端ENp和Ent。2）秒十位位计数单单元为为6进制计计数器器，需要要进制制转换换，10进制计计数器器转换换为6进制计计数器器的电电路连连接，，需要要将QB和QC通过一一个与与非门门接至至清零零端CR。3）个位位计数数器计计到1010(十进制制10)时由于于74LS160是十进进制计计数器器，所所以自动清清零。当个个位计计数器器计到到1001（十进进制9）时，会会产生生一个个进位信信号，使十位计计数器器累加加，从而而构成成60进制计计数器器。4.2)时、分分、秒秒计数数器4电路设设计计计算与与分析析4）函数数发生生器产产生的的脉冲冲输入入至芯芯片74LS160，即从从00开始计计时，，到59后，若若再来来脉冲冲则整整体置置零，，变为为00，重新新开始始计时时。分计数数电路路与秒秒钟相相同，，只是是将十十位的的进位位信号号接至至时计计数电电路的的使端端。4.2)时、分分、秒秒计数数器4电路设设计计计算与与分析析（2）二十十四进进制计计数器器图4.3二十四四进制制计数数功能能电路路图4.2)时、分分、秒秒计数数器4电路设设计计计算与与分析析时计数数器和分计计数器器大同同小异异，时时计数数电路路由两两位计计数芯芯片74LS160构成的的二十十四进进制计计数器器，将将一片片74LS160设计成成4进制加加法计计数器器，另另一片片设置置2进制加加法计计数器器。个位计计数状状态为为QDQCQBQA=0100，十位位计数数状态态为QDQCQBQA=0010时，要要求计计数器器归零零。4.2)时、分分、秒秒计数数器4电路设设计计计算与与分析析将个位位QC、十位位QB通过一一个与与非门门接至至个位位、十十位计计数器器的异异步清清零端端CR，平时时通过过与非非门输输出地地信号号为高高电平平，当当计数数到00100100（十进进制24）时，，输出出地信信号为为低电电平，，十位位和个个位同同时清清零，，从而而构成成24进制计计数器器。函数发发生器器产生生的脉脉冲输输入至至芯片片74LS160，即从从00开始计计时，，到23后，若若再来来脉冲冲则整整体置置零，，变为为00，重新新开始始计时时。4.2)时、分分、秒秒计数数器4电路设设计计计算与与分析析（3）秒、、分、、时之之间的的进位位电路路图4.4秒、分分、时时之间间的进进位电电路4.2)时、分分、秒秒计数数器4电路设设计计计算与与分析析秒、分分、时时之间间的进进位电电路电电路实实现了了秒位位向分分位，，分位位向时时位之之间的的进位位输入入，将将秒、、分、、时之之间有有效的的联系系起来来。当秒计计数为为60时需要要向分分个位位进位位输出出，芯芯片74LS160为下降降沿有有效，，当秒秒十位位QC、QB通过一一个与与非门门接至至分个个位的的进位位输入入端，，当秒秒十位位由0101变为0110时，通通过与与非门门的信信号由由1变为了了0，给分分个位位一个个进位位输入入，同同时秒秒十位位也置置0。同样，，当分分计数数器为为60时分十十位QC、QB通过一一个与与非门门接至至时个个位的的进位位输入入端，，当分分十位位由0101变为0110时，通通过与与非门门的信信号由由1变为了了0，给分分个位位一个个进位位输入入，同同时分分十位位也置置0。4.3)译码和和显示示电路路4电路设设计计计算与与分析析图4.5译码显显示电电路4.3)译码和和显示示电路路4电路设设计计计算与与分析析计数器器实现现了对对时间间的累累计以以8421BCD码形式式输出出，显显示译译码电电路将将计数数器的的输出出数码码转换换为数数码显显示器器件所所需要要的输输出逻逻辑和和一定定的电电流，，从而而变成成相应应的数数字。。74LS48是BCD-7段译码码器/驱动器器，输输出高高电平平有效效，用用于驱驱动LED七段共共阴极极显示示数码码管。。将“秒秒”、、“分分”、、“时时”计计数器器的每每位输输出经经过译译码电电路后后再分分别接接到相相应七七段译译码器器的输输入端端，便便可进进行不不同数数字的的显示示。4.4)校时电电路4电路设设计计计算与与分析析图4.6校时电电路4.4)校时电电路4电路设设计计计算与与分析析校时电电路是是数字字钟不不可缺缺少的的部分分，当当数字字钟与与实际际时间间不符符时，，需要要根据据标准准时间间进行行校时时。J2是时校校正开开关。。不校校正时时，J2开关是是连接接上面面的，，即连连接正正常计计数。。当校校正时时位时时，首首先截截断正正常的的计数数通路路，然然后再再进行行人工工出触触发计计数加加到需需要校校正的的计数数单元元的输输入端端，校校正好好后，，再转转入正正常计计时状状态即即可。。4.4)校时电电路4电路设设计计计算与与分析析根据要要求，，数字字钟应应具有有分校校正和和时校校正功功能，，因此此，校校“时时”时时，断断开““秒””和““分””的进进位脉脉冲输输入，，校正正“分分”和和校正正“时时”类类似。。并采采用正正常计计时信信号与与校正正信号号可以以随时时切换换的电电路接接入其其中。。需要把J1开关拨至下下面，即接接通校时电电路，然后后用手拨动动J1开关，来回回拨动一次次，就能使使时位增加加1，根据需要要去拨动开开关的次数数，校正完完毕后把J1开关拨至上上面，即正正常计数。。P183图5.1.5利用RS触发器消除除机械开关