基于FPGA的高速数据采集卡的设计毕业设计

发鼠理工大管ANHUIUNIVERSITYOFSCIENCE&TECHNOLOGY本科毕业设计说明书基于FPGA勺高速数据采集卡的设计DESIGNOFHIGH-SPEEDDATAACQUISITIONCARDBASEDONFPGA学院（部）：电气与信息工程学院专业班级：学生姓名：指导教师：基于FPGA勺高速数据采集卡的设计论文还从宏观和微观两个方面来分析数据采集卡的各个组成部分。从宏观上分析了采集系统中各个芯片间的数据流向、速度匹配和具体通信方式的选择等问题。使用乒乓机制降低了数据处理的速度，来降低FPGA^勺预处理难度，使FPGAt理时序余量更加充裕。在ARMWFPGAS信方式上使用DMAt输，大大提高了数据传输的速率，并解放了后端的ARMfe理器。设计从宏观上优化数据传输的效率，充分发挥器件的性能，并提出了一些改进系统性能的方案。从微观实现上，数据是从前端数据调理电路进入AD转换器，再由FPG麻集AD转换器输出的数据，后经过数据的触发、成帧等预处理，预处理后的数据再传输给后端的ARMt理器，最后由ARMftt理器送给LCD显示。微观实现的过程中遇到了很多问题，主要是在AD数据的采集和采集数据的传输上。在后期的系统调试中遇到了采集数据错位、ARMWFPGAffi信效率低下，还有FPGA中预处理时序紧张等问题，通过硬件软件部分的修改，问题都得到一定程度的解决。在整个数据采集卡的设计过程中还遇到高速PC暇计、硬件设计可靠性、设计冗余性和可扩展性等问题，这些都是硬件设计中的需要考虑和重视的问题，在论文的最后一章有详细论述。关键词：高速数据采集，触发，高速PC般计，高速ADCDESIGNOFHIGH-SPEEDDATAACQUISITIONCARDBASEDONFPGAABSTRACTDateacquisitionisthepremiseofmeasure,thefoundationofanalysisandthebeginningofcognition.Mostprecisedeviceisbasedonthedateacquisition.Withthedevelopmentoftheelectronicanddigitaltechnology,thespeedofdatetransmissionandthecalculationofCPUarefasterandfaster;thereforetherequirementsofdataacquisitionandprocessingaremoreseverethanbefore.ThispaperanalyzesthesystemfromMacro-andmicrorespect.Fromthemacropointofviewitanalyzesdataflowing,speedmatchingandtheselectionofspecificmeansofcommunicationofacquisitionsystemandsoon.Weadaptping-pongmechanismtoreducethespeedofanalyzingdataandpre-difficultofFPGAwhichleadtotheeaseofprocessingTimingMarginofFPGA.DMAtransferisusedascommunicationbetweenARMandFPGAwhichimprovedatatransmissionrates,andliberatetheback-endARMprocessor.Fromthemicropointofview,dataenterintotheA/Dconverterfromthefront-endconditioningcircuitry,FPGAcollectingdataontheoutputofA/Dconverterandgothroughthepre-operationoftriggeringandframingofdata.Aftertheseoperations,dataaretransmittedtotheback-endoftheARMprocessorandthendisplayontheLCD.AlotofdifficultexitedinthesuccessfuloperationinthemicrorespectwhichismainlyaboutA/Ddatacollectionandtheoftransmissiondata.Alloftheseissueshavebeensettledbytherevisingofhardwareandsoftware.KEYWORDS:High-speedDataAcquisition,Triggering,High-speedPCBHigh-speed,A/Dconverter1绪论引言数计算机技术在飞速发展，微机应用日益普及深入，微机在通信、自动化、工业自动控制、电子测量、信息管理和信息系统等方面得到广泛的应用。在冶金、化工、医学和电器性能测试等许多应用场合需要同时对多通道快变的模拟信号进行采集、预处理、暂存和向上位机传送，再由上位机进行数据分析处理、自动报表生成、信号波形显示和输出打印等处理。随着大规模集成电路技木的迅速发展，微处理器、存储器、输入/输出等外围接口器件的性能不断提高，体积越来越小，价格越来越低，使数据采集器不断向智能化、小型化发展，使智能化仪器的研制已经成为当今研制的主要方向。模拟仪器存在输出动态范围小，对大动态信号处理线性差，因而精度低、信号不可记录等缺点。在模拟电子技术领域中，由于使用了包括模数转换器件在内的数字器件，因而在精度、简化电路结构、灵活、方便等方面取得很大的进步。模拟技术和数字技术混合运用以综合发挥两者的优势己是电子技术发展的必然趋势。而且微处理器由于价格越来越低，功能也不断增强。以数字化仪器为主的数据采集处理技术越来越广泛地应用于工业过程控制及实时观察工业生产的动态及趋势。传统获取现场数据的方法，效率低、误差大、难以输入计算机。而数据采集器是一种具有现场实时数据采集、处理功能的自动化设备，它具备实时采集、自动存储、即时显示、即时反馈、自动处理、自动传输等功能。为现场数据的真实性、有效性、即时性、可用性提供了保证，并能方便输入计算机，已广泛应用在工业、农业、商业、交通、物流、仓储等行业。数据采集与处理系统概述数据采集与处理系统的任务，就是采集传感器输出的模拟信号并转换成计算机能识别的数字信号，送进计算机处理、存储、传输和显示，以便实现对某些物理量的监视；其中一部分数据还将被生产过程中的计算机控制系统用来控制某些物理量。随着计算机技木的飞速发展和普及，数据采集系统也迅速地得到应用。在生产过程中，应用这一系统可对生产现场的工艺参数进采集、监视和记录，为提高产品质量、降低成本提供信息和手段。在科学研究中，应用数据采集系统可获得大量的动态信息，是研究瞬间物理过程的有力工具也是获取科学奥秘的重要手段之一。总之，不论在哪个应用领域中，数据采集与处理越及时工作效率就越高，取得的经济效益就越大。数据采集系统性能的好坏，主要取决于它的精度和速度。在保证精度的条件下应安徽理工大学毕业设计有尽可能高的采样速度，以满足实时采集、实时处理和实时控制对速度的要求数据采集卡主要的性能指标根据设计要求，本课题研制的数据采集卡主要有以下的技术指标和要求:.单通道模拟输入，信号最高采样率为250MSPS.分辨率：8bits.单通道模拟输出，14位分辨率，采样率最高175MSPS.支持电平、上升/下降沿等常见触发；.支持RS23输出；.八路数字I/O输出。1.4本文主要研究工作论文的主要任务是基于FPGA勺高速数据采集卡的硬件设计，并且针对具体的方案讨论如何提高采集的性能。这一部分在今后的进一步研究中有重要的意义，具体的研究内容如下：.数据采集卡的整体设计方案选择和芯片选型。.各芯片间数据通信方案选择，各部分处理速度分析。.高速PC般计与调试。.前端采集与FPG须处理，整个系统的逻辑控制。.高速DACJ部寄存器配置，控制模拟数据输出。安徽理工大学毕业设计2系统设计概述和主要器件选型系统设计方案整个系统是由前端模拟通道、触发电路、FPGA数据采集预处理、数据模拟输出四部分组成。FPGA数据采集预处理分为A/D数据采集、触发控制、帧控制、SDRAM控制器四个部分，模拟数据经过A/D装换后在FPGA中缓冲，缓冲之后使用触发控制将采集到的数据分成512个数据点组成的数据帧，数据按照帧的顺序传输，经过SDRAM存储后。具体的数据采集系统的硬件结构图如下图2-1所示：模拟输入模拟输入图2-1数据采集卡硬件结构图ADC芯片选型A/D转换器是整个采集系统的核心，系统前端模拟电压调理电路、FPGA数据采集和后端的采集控制部分都与A/D直接相关，A/D芯片的选择不但关系到系统设计的性能，而且直接决定了整板设计的难度。基于综合考虑我们选用了AnalogDevice公司生产的AD9480芯片，AD9480采样率高达250MSPS、8位转换精度，同时保持±0.25LSB优良的微分线形误差（DNL）。该DNL技术指标比具有相同转换速率的同类IC高两倍。为了减小系统的功耗，芯片采用3.3V电源供电，工作时钟为差动解码时钟，内置有基准电压源和采样跟踪保持电路。AD9480支持多路分配的TTL/CMOS输出逻辑和低电压差分信号（LVDS）输出。在CMOS多路分配模式下，AD9480可以交叉存储模式或并行模式以半时钟速率在两个8bit通道中移动数据。当工作在LVDS输出模式时，AD9480通过单一输出通道以全时钟速率输出数据，以达到最佳的输出性能。由于AD9480在DNL方面的优良性能，使其适合运用在数字示波器和网络分析仪等要求精确明显输入信号较小的应用中，同时也适合要求高采样率和高宽带宽的应用场合。因此，AD9480是本设计中所需ADC的最佳选择。AD9480的模拟输入驱动着一个高带宽的跟踪保持电路；然后经过一个8bit的ADC内核对其信号进行采样、量化；最后把量化的数字信号通过LVDS输出。同时内部还包括了一个可以接受TTL、CMOS、LVPECL等输入电平的基准电压源，以确保AD9480更容易的使用。由于PCB设计时使用两层板设计，为了保证输出信号的回流面积尽可能小，数据输出和采集时钟都选择LVDS。DAC芯片选型为了输出高性能的模拟信号，DACR用采样率高达175M勺高速DACAD970XC列DAC针对低功耗特性进行了优化，同时仍保持出色的动态性能，适合用于手持便携式仪器等需要有效地合成宽带信号的场合。AD9707精度高达14位，采样率为175MSPS内部集成边沿触发式输入锁存器，1V温度补偿带隙基准电压源和自校准功能，使AD9707能提供真14位INL与DN性能。AD970处具有共模电位移动能力，当与其他模拟器件连接时无需电平移动电路；并简化了模拟电路的设计并且降低了小型便携式设计中的印制电路板面积。AD9707勺具体特性如下：.低电压：完整的CMOSDAC作电压3.6V-1.7V。3.3V时功耗50mW1.8V时功耗12mWDAM刻度电流可以为低功耗操作而减小。可以为休眠和掉电模式提供低功耗的空闲周期。.自校准：自校准可以正确发挥AD97074n4-bitINL和DNL性能。.二进制补码支持：数据输入支持二进制补码或直接二进制数据编码。.灵活的时钟输入：可选择的高速单端、差分CMOS时钟输入。支持175MSPS转换速率。.设备配置：设备可以通过引脚短接配置，也可以通过SPI控制进行高级编程。.易与其它元件连接：可调节的通用输出模式易于和其他0-1.2V的信号连接。.片上参考电压：AD9707包含一个1.0V的内部基准电压参考。FPGA芯片在现代采集系统中FPGA往往被用做通信系统的中枢，负责了大量的数据采集和前期处理和控制工作，FPGA作为系统的中间级主芯片承担着承前启后的重大任务。常见的FPGA一般由六部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。.可编程输入/输出单元大多数FPGA的I/O单元被设计为可编程模式，即通过软件的灵活配置，可适应不同的电器标准与I/O物理特性；可以调整匹配阻抗特性，上拉下拉电阻；可以调整输出驱动电流的大小等。.基本可编程逻辑单元FPGA的可编程逻辑单元基本是由查找表（LUT）和寄存器（Register）组成的。FPGA一般依赖寄存器完成同步时序逻辑设计。一般来说，比较经典的基本可编程单元的配置是一个寄存器加一个查找表。学习底层配置单元的LUT和Register比率的一个重要意义在于器件选型和规模估算。器件选型是一个综合性问题，需要将设计的需要、成本的压力、规模、速度等级、时钟资源、I/O特性、封装、专用功能模块等诸多因素综合考虑。.嵌入式块RAM目前大多数FPGA都有内嵌的块RAM。嵌入式块RAM可以配置为单端口RAM、双端口RAM、伪双端口RAM、CAM、FIFO等存储结构。根据设计需求，块RAM的数量和配置方式也是器件选型的一个重要标准。.丰富的布线资源布线资源连通FPGA内部所有单元，连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。根据工艺、长度、宽度和布局位置而划分为以下不同的等级：1）全局性的专用布线资源：以完成器件内部的全局时钟和全局复位/置位的布线；2）长线资源：用以完成器件Bank间的一些高速信号和一些第二全局时钟信号的布线；③短线资源：用来完成基本逻辑单元间的逻辑互连与布线；④其他：在逻辑单元内部还有着各种布线资源和专用时钟、复位等控制信号线。由于在设计过程中，往往由布局布线器自动根据输入的逻辑网表的拓扑结构和约束条件选择可用的布线资源连通所用的底层单元模块，所以常常忽略布线资源。其实布线资源的优化与使用和实现结果有直接关系。.底层嵌入功能单元底层嵌入功能单元的概念比较模糊，这里我们指的是那些通用程度比较高的嵌入式功能模块，比如PLL（PhaseLockedLoo。、DLL（DelayLockedLoop）、DSP?口CPU等。随着FPGA的发展，这些模块被越来越地嵌入到FPGA的内部，以满足不同场合的需要。.内嵌专用硬核内嵌专用硬核与底层嵌入单元”是有区别的，这里指的硬核主要是那些通用性相对较弱，不是所有FPGA器件都包含硬核。如高速用并收发单元、PCI-e接口硬核等。系统所选用的EP3c25Q240C8N是AlteraCyclone系列的第三代产品。CycloneIII系列FPGA前所未有地同时实现了低功耗、低成本和高性能，进一步扩展了FPGA在成本敏感的大批量领域中的应用。EP3c25拥有24624个逻辑单元，内部集成66个M9K嵌入式存储器模块，内部RAM资源多达608Kb依，66个嵌入式18*18乘法器，4个内部PLL,最大用户I/O引脚数量148个，83个差分通道。系统中AD输出为LVDS,因此需要多达十组的LVDS通道，数据缓冲需要大量的内部RAM资源，EP3c25内部的66个M9K资源可以很好的满足设计要求。AD采样时钟由FPGA片内PLL倍频获得,而且多个片内PLL更加有利于AD时钟的分频与控制。FPGA的设计步骤.电路设计与输入电路设计与输入是指通过某些规范的描述方式，将工程师电路构思输入给EDA工具。常见的使用HDL语言编程和原理图输入两种方式。.功能仿真使用HDL描述完电路后，要用专业的仿真工具对设计进行功能仿真，验证电路功能是否符合设计要求。功能仿真一般称为前仿真，主要使用的软件是ModelSim。通过仿真能及时的发现设计中的错误，加快设计进度，提高设计的可靠性。.综合优化综合优化其实就是将我们编写好的HDL语言用FPGA内部的与非门、触发器和RAM等基本逻辑单元实现，并按照目标与要求优化所生成的逻辑连接。通常我们的做法是直接使用器件厂商自带的综合工具进行综合，在根据目标优化方面做的很不足。常见的综合优化工具有Synplicity公司的Synplify。.综合后仿真综合完成后需要检查综合结果是否与原设计一致，那就要做综合后仿真，它一般就是指带门延时的仿真。特别是当遇到布局布线后仿真时发现有电路结构与设计意图不符的现象，则常常要回溯到综合后仿真以确认是否是由于综合歧义造成的问题。.实现与布局布线基本逻辑单元组成的网表，它与芯片的实际结构还是有差别的，这时需要使用FPGA厂商自己的工具，根据所选芯片的型号，将综合输出的逻辑网表适配到具体FPGA上，这就是实现过程。布局是指将逻辑网表中的硬件原语或者底层单元合理的适配到FPGA内部的固有硬件结构上，布局的优劣对设计的最终实现结构（在速度和面积两方面）影响很大；布线是指根据布局的拓扑结构，利用FPGA内部的各种连线资源，合理正确连接各个元件的过程。在高速电路设计中，对时序约束和布局布线有很高的要求，这是在设计初期就已经决定好的。.时序仿真和验证将布局布线的延时信息反标注到网表中，进行的仿真就叫时序仿真，也称为后仿真。.板级仿真与验证在有些高速设计的情况下需要使用第三方的板级验证工具进行仿真验证，如MentorHyperlynx等可以通过对设计的旧IS、HSPICE等模型的仿真，能较好的分析高速设计的信号完整性、电磁干扰等电路特性。.调试与加载配置将配置文件加载到FPGA中，再使用示波器、逻辑分析仪等仪器分析输出信号，在一些简单的设计中可以使用QuartusII内嵌的SignalTapII对设计进行在线逻辑分析。FPGA核心电路设计FPGA各系列的最小系统板的单元组成基本相同，仅具体电路中存在着差异。一般可以把其组成分为七部分：FPGA主芯片、PROM存储芯片、电源电路、全局时钟发生电路、JTAG接口电路、下载模式选择电路和接口引出插针。以该最小系统板作为控制核心，外加所需的接口电路就可以实现各种设计。整个系统的FPGA部分都是围绕EP3c25设计，其他外围的器件的选择都是根据它的特点设计。由于EP3c25的配置文件大小为5.8M,因此外围的PROM配置芯片选用EPCS16;FPGA除了核心供电1.2V外，I/O供电上还必须区分，因为FPGA的bank5和bnak6与AD的LVDS直接相连，因此在这两个bank上的I/O供电必须是2.5V;全局时钟的发生电路主要由50M的有源晶振组成，在晶振电源上加入磁珠和电容用来吸收和滤除高频分量，保证电源输入的稳定，时钟输出端串联一个33Q电阻保持时钟输出信号完整性；JTAG电路中的VCCIO必须使用2.5V与其他的电路使用3.3V不同；配置方式的选择依然可以通过MSEL[0..2]的不同接法决定。具体的FPGA外围电路见附录2。3数据采集与触发电路设计FPGA高速采集和采集后的触发控制是系统设计的关键部分，它直接决定了数据的正确性和稳定性。本章主要是对FPGA数据采集、触发控制和存储器控制三个方面加以论述，再结合实验中遇到的问题，又tFPGA数据采集和触发控制中的关键部分进行分析，来达到高效高速采集的目的。AD前端调理电路前端调理电路目的就是将被测信号调理到AD9480模拟输入的电压范围。被测信号经过前端阻抗变换网络之后，进入后级运算放大器，后级选择高阻抗低噪声运算放大器ADA4817,输入阻抗高达500GQ。后级信号经过调理之后输入AD8351中，AD8351主要是将输入的单端信号转换为AD9480需要的差分信号。与多数高速、高动态范围的A/D一样，AD9480也是采用差分模拟输入。模拟信号采用差分输入可以改善很多性能，其中最主要的一点就是差分结构对模拟输入信号的偶次谐波有较高的抑制性，而且对共模噪声有着非常好的抑制作用。设计中使用AD8351将单端信号转换为差分输出来驱动AD9480OAD8351是ADI公司推出的一款低功耗、高带宽差分放大器。它采用10引脚的MSOP封装，在宽泛范围内能具有良好的低噪声和失真特性。因此AD8351是设计高精度采样系统的最佳选择，AD8351还可实现信号的单端变差分。下图3-1为AD8351单端转差分的典型电路：AVDDP5RlAVDDP5Rl图3-1AD8351单端转差分的典型电路模拟信号经过AD8351转换为差分信号之后进入AD9480O设计中可以使用S1引脚来选择数据输出格式和占空比，当输出LVDS格式数据时，LVDSBIAS必须通过3.75KQ接地，来调整LVDS输出电流。可以由SENSE来决定满亥ij度的大小，通过变化跳线来改变SENSE引脚的电压来实现不同的满刻度范围，SENSE默认为接地，表示ADC使用内部1V作为满刻度范围，同时外部参考引脚VREF接地。下图3-2为AD9480功能模块图，通过配置上述功能引脚后AD9480即可以正常工作。下图3-2为AD9480功能模块图：图3-2AD9480功能模块图FPGA数据采集设计中使用FPGA内部的RAM来缓冲AD输出的数据，EP3c25内部的RAM资源总共有608Kbits,使用这些内部的RAM作为数据缓冲单元，既可以节约成本，又可以提高硬件采集的性能。使用FPGA内部的RAM资源，设计中可以非常容易的构建前端数据缓冲所需要的双口RAM或者FIFO。FPGA内部RAM的存在形式一般有以下几种，分别为512bit的M512,4kbit的M4K,以及9kbit的M9K。EP3C25内部就有66个M9K嵌入式存储器模块，它们均匀散布在FPGA的各个bank中，用M9K实现真正的双口RAM。C8等级的FPGA实现双口RAM的最高的工作为238MHZ,而AD9480最大的采样率为250M,因此使用FPGA来缓冲数据完全可以满足设计要求。在设计之前就要根据采集信号的频率和AD采样频率来综合决定使用RAM的大小，过多的使用M9K模块会使得后期设计资源短缺，过少的使用M9K模块会使得一次

采集数据不够。FPGA内部的M9K模块数量是固定的，分布在FPGA内部的区域也是固定的，如果一味的追求大容量的数据缓冲而使用多个不同位置的M9K模块，在各个模块之间可能也会出现难以控制的时序问题。由于数据采集卡上的FPGA部分可以由ARM处理器灵活的配置，因此在系统设计上我们就有更大的灵活度。系统调试时使用一个M9K模块组成1024*8b抬的双口RAM,作为前级的数据缓冲模块，下图3-3为典型的双口RAM模块图。room日丽|7.一口1wr-ddr-[9.01wrenrdacldressf9..Olwrclockrdclock图3-3典型的双口RAM1块图AD转换后一共输出为9路LVDS信号，8路LVDS数据输出和1路LVDS同步时钟输出，输出的频率与AD的采样频率一致。设计使用Altera公司自带IP库中的ALTIOBUF可以方便的将9路LVDS转换为单端信号，分别作为双口RAM的八位的数据线data[7..0]和写入时钟wrclock。由于AD数据采集具有连续性，数据和时钟是同步的，因此我们可以使用时钟累加，来设计出与数据一致的地址信号。设计中使用AD输出的同步时钟，在每次时钟上升沿时进行加一操作，输出即为十位二进制的地址线。通过上面这个简单的双口RAM就可以实现AD数据的采集。在实验的过程中我们会遇到采样点过多和采样点过少的问题。当被测信号的频率较低，而AD采样率固定时，采集的1024点数据可能都不够采集被测信号的一个周期，这就产生了信号的过采样；而当被测信号的频率较高，而AD采样率固定时，采集的1024点数据可能采集了多个周期，这就产生了信号的欠采样。为了很好的解决上述两个问题，设计之前就必须对被测信号和AD的实际能力进行分析，AD的采样率最高为250M,而实际中考虑到可靠性和设计难度，我们选用的最高频率为200M,以100M的采样率为基准频率对被测信号进行采样，为了保证显示的效果，默认显示时出现的信号波形四个周期。在数据采集的过程中先使用100M作为默认的采样率，采集完的数据经过FPGA内部的测周期模块分析之后，对AD的采样率进行重新选择，通过分频和倍频输出合适的采样率。触发分析触发的目的是同步，触发的过程是比较。当触发条件与我们的被测信号一致时，就启动触发信号。比较的两端一个是原始的被测信号，另一个是我们人为设置的触发量，现在我们就从这两个量入手分析一下触发的类型和结构。模拟输入模拟输入图3-4基本的触发结构图基本的触发结构图如上图3-4所示，输入信号有模拟和数字两种形式，因此与之比较的触发信号也对应的有模拟和数字两种形式。触发方式很容易的被分为模拟触发和数字触发两种，模拟触发的触发信号一般来自外部，因此大部分的模拟触发都是外触发；而数字触发一般都是在FPGA中比较的，比较的信号都是数字量，而且是通过外部控制信号量化到处理器内部形成，因此内触发一般都是数字触发。系统中的模拟触发有电平触发，数字触发有边沿触发和脉宽触发等。触发控制典型的触发信号为比较器输出的脉冲信号，触发控制是根据触发脉冲的起始位置，采集起始位置之后的一帧数据，由于每一次触发信号产生时，采集的数据都是在一个固定的值，因此将每次触发后的512个数据点组合为一帧，在显示上就会出现一个稳定的数据波形。整个控制和实现上述功能的过程就是触发控制。本系统中在前端数据缓冲部分使用1024*8bit的双口RAM,而一个数据帧我们根据显示的数据量选择512*8bit的双口RAM。触发控制就是要在触发信号出现后，将连续512个地址上的数据送到512*8bit的帧存储器中。具体的触发控制电路如下图3-5所示：图3-5触发控制FPGAK层原理图SDRAM空制器的设计同步动态随机存储器（SDRAM）具有存储容量大、价格便宜等特点，与SRAM相比SDRAM需要额外的控制逻辑和刷新机制，这使得SDRAM的存储速度一般而且增加了SDRAM设计的难度。由于SRAM结构上的瓶颈，很难用于大容量存储，而随着SDRAM的工艺和技术不断改进，陆续出现了DDR3、DDR5SDRAM,它们的频率都在1GHZ以上，甚至高达4GHZ,单片容量已达到2GB,价格也相对低廉，因此SDRAM成为了高速大容量数据存储的首选。SDRAM工作原理SDRAM是具有同步接口的高速动态访问存储器，SDRAM的同步接口和完全流水线的内部架构允许极快的数据速率，SDRAM器件内部由多个体（BANK）”的组成，通过行地址和列地址来寻址，存储体的行和列地址的位数取决于存储器的容量。SDRAM的控制是通过总线命令实现的，命令由RAS（行地址选通），CAS（列地址选通），和WE（读使能）信号联合产生，例如，在某个时钟周期时，如果3个信号均为高电平，表示发出空操作命令（NOP）,NOP命令时片选信号也无效。SDRAM的访问是通过一系列命令进行的，SDRAM上电后，必须首先按照预定的方式进行初始化才能正常的运行。SDRAM初始化操作过程如下：上电并且时钟稳定后至少等待100us,然后至少执行1条空操作；对所有页执行预充电操作，这个期间SDRAM内部寄存器单元控制逻辑处于空闲状态，随后向各页发出八条刷新操作指令；最后执行SDRAM工作模式的设定LMR命令用来配置SDRAM工作模式寄存器，写完模式寄存器以后，初始化过程完成。在行地址被选定并且相应的行被打开之后，就可以进行读操作了。SDRAM读、写操作过程基本相识，根据实际应用的需要，发出读、写指令。SDRAM可实现突发式读写，支持的突发长度可配置为1个、2个、4个、8个数据周期或者页模式。并且突发的模式可以配置为顺序或者间隔型。对SDRAM进行访问的最主要操作就是读RD和写WR操作。SDRAM在进行读写操作时，必须要先进行页激活ACT操作，以保证存储单元是打开的，以便从中读取地址或者写入地址，关闭存储单元通过预充电PCH命令实现。在进行写操作时，内部的列地址和数据就会被寄存；进行读操作时，内部地址被寄存，等待CAS延迟时间(通常为1〜3个时钟周期)后，读出的数据出现在数据总线上，具体时序详见SDRAM数据手册。SDRAM必须通过不断的刷新来保持数据，刷新可以分为自动刷新(AutoRefresh)和自刷新(SelfRefresh)0自动刷新时，刷新所需的地址由SDRAM内部的刷新控制器提供。自刷新主要用于在外部时钟失效时保存SDRAM内的数据。自刷新被激活时，其它的任何控制都无效，一旦时钟恢复，自刷新就会退出，又必须开始自动刷新以保持数据。SDRAM的操作主要通过控制信号RAS、CAS和WE的不同状态组合来实现。SDRAM控制器结构SDRAM控制器针对SDRAM的指令操作特点，为SDRAM提供同步命令接口和时序逻辑控制，下面将以ALTERA公司的Cyclone系列FPGA为例，主机系统时钟为133MHz,使用三星公司的K4s641632E,256MByteSDRAM,介绍SDRAM控制器的具体设计方法，下图3-5为SDRAM控制器的系统结构图。接口控制模块命令模块图3-6SDRAM控制器系统结构SDRAM控制器由3个子模块组成：控制接口，命令通道和数据通道。控制接口模块从主机接收命令和相关的存储地址，同时对命令解码后传送给命令模块，命令模安徽理工大学毕业设计块从控制接口模块接收命令和地址，生成合适的命令给SDRAM器件,数据通道处理读写命令时的数据通路操作。1）控制接口模块接口控制模块主要实现的功能包括：通过命令输入端口CMD[2:0]和地址输入端口ADDR[11:0]从控制器顶层模块中接受命令和相对应的访问地址，并对CMD[2:0]进行译码，产生NOP、WRITEA、READA、REFRESH、PRECHARGE命令，然后将解码后的命令传送到命令模块。下图3-7为接口模块的结构图。接口控制模块Request除CMDACKRequest除CMDACK命令接口ADDRCMDACKADDRADDR[11:0]■刷新控制REFREQ刷新控制REFREQREFACK图3-7接口模块的结构图2）命令生成模块图3-8是命令生成模块，命令模块接收控制接口模块输出的已经解码的命令，和周期性输出的刷新请求，并产生合适的命令给SDRAM器件,模块含有一个简易的仲裁电路用于仲裁主机的命令和刷新控制逻辑所产生的刷新请求。从刷新控制逻辑电路发出的刷新请求比主机接口的命令的优先级别高。如果主机命令和隐含的刷新操作同时出现，仲裁电路在刷新操作完成之前就不发出CMDACK应答。如果主机操作在进行中，收到了刷新命令，刷新操作将延时到主机操作完成后执行。

RequestCMDACKADDRREFREQ—z-►REFACKRequestCMDACKADDRREFREQ—z-►REFACK仲裁器命令生成器♦SDDR[11:0]♦BA[1:0]，CS[1:0]ACKEARASACAS»WEAOE图3-8命令生成模块3)数据路径模块数据路径模块主要是在writea和reada命令期间处理数据的路径操作。模块的结构图如图3-9所示。DQ是双向数据线，用来传输从SDRAM读出数据和向SDRAM写入的数据。无论是数据在读出还是写入时，都是在OE有效，即OE为高电平时才能进行传输。DM是由主机输出的数据掩码，通过DQM输出到SDRAM的LDQM和UDQM管脚，进而控制SDRAMI/O缓冲的低字节和高字节。OEDQDQM数据路径模块OEDQDQMDATAIN)DM>命令接口DATAOUT,图3-9数据路径模块安徽理工大学毕业设计4各芯片间的数据传输与处理随着芯片技术的不断提高，芯片的处理速度越来越快，总线的吞吐量越来越大，几年前的芯片、传输方式和接口协议很难满足新一代数据采集系统的要求。数据采集卡作为电子行业中最基础的部分，它更新换代的速度也紧跟芯片更新的步伐，新高速器件的使用也给数据采集系统设计带来了很多挑战。在高速数据采集系统中，芯片决定了系统的最大指标，但不是每个系统都可以将硬件性能和特点发挥出来，必须根据系统中各级芯片的特点来对系统各级的速率进行划分，各级之间采用不同的处理才能使芯片的作用最大可能的发挥。本设计中设计到的器件主要有A/D转换器、D/A转换器、FPGA、SDRAM存储器和后端的ARM处理器，它们的处理速度都不一样，各芯片间数据传输的效率就成了设计中的关键部分。采集卡各芯片速度等级的划分和数据流向FPGA是当前运用最广泛的嵌入式处理器，由于结构上的差别它们被使用在不同的场合。FPGA它的结构不同于一般的CPU,它是由基础的门级电路和存储器组成的，所有的内部功能都是可以编程控制的，于是它有了其他CPU所不具备的灵活性，我们可以在FPGA中构建我们自己的硬件模块,可以按照系统的特点来分配FPGA资源。按照整个系统各部分的速度，我们将系统简单的划分为两个速度等级，不管是程序设计还是PCB设计都要充分的考虑到各个速度等级的特点，才能设计出合理可靠的系统，具体划分情况如下图4-1所示：中速SDRAM高速AD-?>FPGADA图4-1系统速度等级划分图为了提高采集、存储和显示的效率，根据各个芯片的特点，运用了在FPGA中构建一个多缓冲单元的乒乓机制采集模块，提高FPGA采集的效率，并降低了中间级传输的速度，利于中间级的数据处理的处理方式来提高效率。数据的模拟输出模拟输出电路设计模拟输出部分是由AD9707、低电压异或门76VX86和运放ADA4899组成。测试时可以通过跳线J1选才？AD9707的工作模式，J1选择高电平时为PIN模式，低电平时为SPI模式，出现高电平脉冲时复位内部寄存器。电路图中AD9707的输入时钟选择差分时钟，AD9707输出选择单端输出，正向输出端IOUTA与ADA4899的反相输入端相连，反向输出端IOUTB接地，内部基准电压源REFIO与ADA4899的同相输入端相连。运算放大器ADA4899将AD9707单端输出的电流变化转换为电压变化，外部使用内部基准电压源时REFIO引脚需用一个0.1F电容接地。基本的硬件电路图如下图3-3所示：工3口工口口口固加解目国©BL前工3口工口口口固加解目国©BL前DDDDp-JDDsomEdo风加工如@]0口=口OK+g苒函口G■口H0知刘与剧用卅□图4-2AD9707基本外围电路AD9707内部寄存器配置在AD9707测试之前必须按照外围电路的设计配置好AD9707工作的状态。AD9707有两种配置模式可供选择：PIN模式和SP模式。设备可以通过PIN模式进行简单配置，也可以通过SPI模式进行高级配置。当用户使用自校准等高级功能时，PIN模式就无能为力了，必须使用SPI模式配置AD9707内部寄存器。SPI(SerialPeripheralinterface串行外围设备接口，主要应用在EEPROM,FLASH,AD/DA转换器。SPI是一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便。正是出于这种简单易用的特性，现在绝大多数芯片都集成SPI通信协议。SPI的通信原理很简单，它是主从方式工作，这种模式通常有一个主设备和一个或多个从设备，需要至少4根线，事实上单向传输时3®也可以。AD9707的SPI的接口由SCLK(串行时钟)，SDIO(数据输入/输出)和CSB(片选)三根信号线组成。串行时钟SCLK用来同步数据并从AD9707中运行内部状态机，SCLK的最大频率是20MHZ。串行数据输入输出SDIO作为双向的数据总线用于发送或接受数据。片选信号CSB低电平时启动通信周期，它允许多个设备在同一条通信线路上使用。当CSB高电平时SDIO引脚为高阻抗状态,片选信号在整个通信周期必须保持低电平o.使用FPGAE置AD9707内部寄存器FPGA的使用非常灵活，同一片FPGA通过不同的程序可以产生不同的电路功能。下面就是使用VHDL语言编写一个SPI控制器，来发送配置数据给AD9707。当仅需要向AD9707中写入数据时，使用SPI时钟线SCLK,SPI数据线SDIO和片选线CSB,三条信号线即可通信。根据图4-7中的写入时序编写程序，具体代码如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSPIISGENERIC(DATA:STD_LOGIC_VECTOR(11DOWNTO0):="110101101011");--配置数据PORT(SCLK:INSTD_LOGIC;CSB,SDIO:OUTSTD_LOGIC);ENDSPI;ARCHITECTUREBEHAVEOFSPIISSIGNALCOUNT:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALREG:STD_LOGIC_VECTOR(11DOWNTO0);SIGNALX:STD_LOGIC;BEGINPROCESS(SCLK,X)-产生片选信号CSBBEGINIF(SCLK'EVENTANDSCLK='1')THENIF(COUNT<"1111")THENCOUNT<=COUNT+'1';X<='0';ELSECOUNT<=(OTHERS=>'1');X<='1';ENDIF;ENDIF;CSB<=X;ENDPROCESS;PROCESS(SCLK)--iSDOn亍发送酉己置数据BEGINIF(SCLK'EVENTANDSCLK='1')THENIF(COUNT="0001")THENREG<=DATA;ELSEREG<=REG(10DOWNTO0)&'0';ENDIF;ENDIF;ENDPROCESS;SDIO<=REG(11);ENDBEHAVE;程序编译仿真后整个程序综合之后仅占用4个逻辑单元,使用类属参数定义配置数据，方便用户按照自己的设计随意修改。由于AD9707与FPGA直接相连，用FPGA直接配置AD9707方便很多，适合于我们的测试平台。通过FPGA中构建的DDS发送波形数据，即可构成一个简易波形发生器，产生一些常见的波形。5高速PC暇计与调试数据采集卡的整板PCB设计是高速混合PCB设计，电路中既有前端的模拟输入电路，又有后端的数字处理电路。输入模拟信号的频率达到50M,而AD时钟的频率高达200M以上，DA的时钟也高达175M,因此为了保证PCB的质量，在混合信号PCB设计时需要注意很多方面[20],总结起来有以下几点：.将PCB分区为独立的模拟部分和数字部分。.合适的元器件布局。.在电路板的所有层中，数字信号只能在电路板的数字部分布线。.在电路板的所有层中，模拟信号只能在电路板的模拟部分布线。.实现模拟和数字电源分割。.布线不能跨越分割各部分之间的间隙。.必须跨越分割电源之间间隙的信号线要位于紧邻大面积地的布线层上。.采用正确的布线规则。高速PCB的电源部分设计整板的电源种类多，稳定度和输出电流大小的要求也都不一样，采用ATX开关电源作为系统供电，它可以提供多路不同电平的输出，并可提供较大的电流，完全符合系统电源设计，而且简化了电源部分设计。采集卡的各部分电源通过ATX开关电源线性分压得到，它分为模拟供电和数字供电，而数字供电又分为ARM供电和FPGA供电。ARM供电由两个AMS1117分别供给3.3V的I/O供电和1.8V的ARM核心供电。FPGA供电分为I/O供电、LVDS供电、核心供电和PLL供电四部分。I/O供电使用LM2596最大输出电流为3A可以保证FPGA及外围电路的供电；由于AD数据输出格式为LVDS,FPGA接收端所在的I/O供电必须为2.5V,设计中使用AMS1117供电；FPGA的1.2V核心供电也使用AMS1117来供电；FPGA的内部PLL供电承担着AD时钟输出的任务，数字锁相环对电源的要求比较严格，高频噪声很容易从锁相环的电源端进入AD时钟而干扰整个系统的运行，因此锁相环供电使用了磁珠和口型滤波电路。模拟部分供电主要用于供给前端的AD和远算放大器，分别使用一片780用口一片7905给运算放大器的土5V供电，使用一片AMS117给AD供电。在电子设备工作时会存在高频噪声，主要是电源模块工作时的高频开关和负载频繁变化造成的，因此在PCB供电部分，特别是PLL、AD和DA供电部分必须加入电源滤波。以FPGA内部锁相环供电为例，具体的电路如下图5-1所示：VDD25VDD25图5-1PLL供电中的滤波部分电源滤波器能够不让无用的信号通过，把它反射回信号源，并且能把无用信号消耗掉。滤波器因此可以分为吸收式滤波器和反射式滤波器。吸收式滤波器是将不希望的信号吸收掉，从而达到滤波的效果，吸收式滤波器一般由铁氧体材料制成，在PLL供电部分就使用了铁氧体磁珠将高频噪声吸收，如上图中的L10反射式滤波器一般是由电容和电感组成，能阻止无用的信号通过，并且将无用的信号反射回信号源。在AD和DA部分供电中使用的口型滤波就是典型的反射式滤波器。高速PCB的接地设计接地从字面上看来似乎是十分简单的，但是对于有经验的工程人员来说可能是一个最难掌握的技术。实际上在电磁兼容设计中，接地是最难的技术，某个特定环境下应用很好的方案，在其他场合也许不一定最好，并且有可能还有问题。接地没有固定的模型，只有根据自己系统的设计情况具体问题具体分析，才能得到一个较佳的接地Zu0在进行接地设计之前必须了解电磁兼容的两个基本原则：第一个原则是尽可能减小电流环路的面积；第二个原则是系统只采用一个参考面。如果信号不能通过尽可能小的环路返回，就可能形成一个大的环状天线（小型环状天线的辐射大小与环路面积、流过环路的电流大小以及频率的平方成正比）；如果系统存在两个参考面，就可能形成一个偶极天线（小型偶极天线的辐射大小与线的长度、流过的电流大小以及频率成正比）。混合信号电路板上将数字地和模拟地分割开是比较常见的做法，这样能实现数字地和模拟地之间的隔离，但是存在很多潜在的问题，在复杂的大型系统中问题尤其突出。最关键的问题是不能跨越分割间隙布线，一旦跨越了分割间隙布线，电磁辐射和信号申扰都会急剧增加。在PCB设计中最常见的问题就是信号线跨越分割地或电源而产生EMI问题。一种可行的办法是采用差分信号：信号从一条线流入从另外一条信号23线返回，这种情况下，不需要地作为回流路径。在实际设计中，AD的数据输出、时钟输入/输出和触发信号都是LVDS信号，有效的减小了电磁干扰。A/D是唯一跨越两个地层的器件，因此AD的布局对系统的电磁兼容性就有非常重要的意义。大多数的A/D转换器厂商会建议将AGND和DGND管脚通过最短的引线连接到同一个低阻抗的地上，因为大多数A/D转换器芯片内部没有将模拟地和数字地连接在一起，必须通过外部管脚实现模拟和数字地的连接，任何与DGND连接的外部阻抗都会通过寄生电容将更多的数字噪声耦合到IC内部的模拟电路上。按照这个建议，需要把A/D转换器的AGND和DGND管脚都连接到模拟地上，但这种方法会产生诸如数字信号去耦电容的接地端应该接到模拟地还是数字地的问题。最好的解决方法是开始时就用统一地。将统一的地分为模拟部分和数字部分。这样的布局布线既满足了IC器件厂商对模拟地和数字地管脚低阻抗连接的要求，同时又不会形成环路天线或偶极天线而产生EMC问题。但是由于这种设计必须使用多层板，而我们现在的设计都处在初级功能验证阶段，多层PCB的费用高昂，而且不便于我们随时修改，基于综合考虑，整板的PCB使用两层板，模拟地和数字地分开，使用单点连接，跨地层信号使用LVDS信号。硬件调试与故障分析电路板在焊接和调试的过程中会遇到很多故障，特别是第一版电路，我们对电路的各项指标都不是很熟悉的情况下，电路出现故障的机率就会大大增加。电路故障从根源上可以分成两类：焊接故障和原理故障，焊接故障大概占80%,而真正的原理故障还是少数。调试过程中常见的找不到CPU、找不到JTAG链和LCD花屏抖动都可以归结为焊接问题。由于ARM外围设备的接口相对简单，中间很少或是没有其他器件，者B是从CPU中集成的控制器直接引出，因此在原理上不会存在问题。原理故障一般在电路设计阶段就要避免，如果设计时实在对原理模糊不清，可以进行冗余设计，为实验板多留后路，绝不能出现某个关键部分出现故障而造成整块电路板报废的情况。好的设计和调试习惯可以避免大多数电路故障，而习惯的培养不是一朝一夕的事情，因此只有从实践中慢慢总结和体会能力才能提升，烧片、爆炸有时候无法避免，只有失败的教训才可以让我们刻骨铭心，以后才不会再犯同类的错误。对新人来说经验就是良药，如果你缺乏经验那就必须学会遵守原则。下面总结了几个PCB设计常见的原则，好好理解这些原则可以降低系统出现故障的几率。.真正认识器件越是天天见到的东西，你就越可能忽略它。电阻、电容、一个小开关、电位器，你正的认识它们吗？电阻、电容也分很多种，它们各自使用在什么场合我们一定要搞清楚，不要以为知道阻值、容值就可以了，耐压、工作频率和功率同样重要。推广开来，一块芯片你必须查看详细的数据手册，了解各项参数，分析它与你电路是否匹配。比如运放，不同的放大级用的就不一样，输入输出阻抗不同，运用的场合也不一样，价钱也不一样，怎样选择就看你对它的认识深浅。越深入的认知，才会有越深入的应用。.学会使用仪器测量有时候直觉会骗人，就像我第一次认为780用口7905的封装相同，所以引脚定义也应该相同一样！一个好的工程师就是要多量，不要什么都靠想，要勤动手。自己认为理所当然的东西，也许和实际就有差别，而万用表、示波器是不会欺骗人的。第一次板子飞线，居然是因为Protel里面DB9的封装与买回来DB9的引脚定义不一样造成的，我没有怀疑过库里面的封装会有问题，也没有量过，结果一个是交叉一个是直通。以前模拟通道的调试一直调不通，AD输出总是没有反应，分析故障也只有用示波器一级一级的看波形的大小来一个一个的排查。学会用仪器来排查故障，这是一个硬件工程师的基本技能。结论经过三个月的毕业设计，过程曲折可谓一语难尽。在此期间我也失落过，也曾一度热情高涨。从开始时满富盛激情到最后汗水背后的复杂心情，点点滴滴无不令我回味无长。生活就是这样，汗水预示着结果也见证着收获。劳动是人类生存生活永恒不变的话题。通过毕业设计，我才真正领略到艰苦奋斗”这一词的真正含义，我才意识到老一辈测绘为我们的社会付出。我想说，测绘确实有些辛苦，但苦中也有乐，在如今物欲很流的世界，很少有机会能与大自然亲密接触，但我们可以，而且测绘也是一个团队的任务，一起的工作可以让我们有说有笑，相互帮助，配合默契，多少人间欢乐在这里洒下，大学里一年的相处还赶不上这十来天的毕业设计，我感觉我和同学们之间的距离更加近了；我想说，测绘确实很累，但当我们所测的数据制成成果时，心中也不免产生兴奋；正所谓三百六十行，行行出状元我们同样可以为社会作出我们应该做的一切，这有什么不好？我不断的反问自己。也许有人不喜欢野外的工作也许有人认为测绘的工作环境不好，但我认为无论干什么，只要人生活的有意义就可。社会需要我们，我们也可以为社会而工作。既然如此，那还有什么必要失落呢？于是我决定沿着自己的测绘路，执着的走下去。社会需要我们，我们也可以为社会而工作。既然如此，那还有什么必要失落呢？于是我决定沿着自己的测绘路，执着的走下去。对我而言，知识上的收获重要，精神上的丰收更加可喜。挫折是一份财富，经历是一份拥有。这次毕业设计必将成为我人生旅途上一个非常美好的回忆！参考文献［1］周林，殷侠等编著.数据采集与分析技术［M］o西安：西安电子科技大学出版社,2005［2］吴继华，王诚编著.AlteraFPGA/CPLD设计（基础篇）［M］。北京：人民邮电出版社，2005［3］王彦主编.基于FPGA勺工程设计与应用［M］。西安：西安电子科技大学出版社，2007［4］范书瑞，赵燕飞，高铁成编著.ARM处理器与C语言开发应用［M］。北京：北京航空航天大学出版社，2008［5］吴继华，王诚编著.AlteraFPGA/CPLD设计（高级篇）［M］。北京：人民邮电出版社，2005［6］唐彬，徐强，王莉薇编著.数字IC设计一一方法、技巧与实践。北京：机械工业出版社，2006［7］［日］桑野雅彦著.王庆译.存储器IC的应用技巧。北京：科学出版社，2006［8］徐敏，孙恺，潘峰编著.开源软核处理器OpenRisc的SOPCS计［M］。北京：北京航空航天大学出版社，2008［9］潘松，黄继业编著.EDA技术与VHDL（第二版）。北京：清华大学出版社，2007［10］顾海州，马双武著.PCB电磁兼容技术一一设计实践。北京：清华大学出版社，2004［11］久保寺忠著.冯杰，盖强，樊东译.高速数字电路设计与安装技巧。北京：科学出版社，2006［12］张义和著.AltiumDesigner完全电路设计.北京：机械工业出版社，2007［13］HowardJohnson,MartinGraham著.沈力，朱来文，刘宏伟等译.高速数字设计.北京：电子工业出版社，2004［14］［美］SteveKilts著，孟宪元译。高级FPGAS计结构、实现和优化［M］.北京：机械工业出版社，2009附录AARM外围电路LM1117DT-18AJLMVDD13ZZ^C330JuFGNDC204―1—lOuFLCDWF町访0.luF]AKMVDDiaVCLKtiKBACKtnmi117-3.3理三Jakmvdd叼图1ARMB电ARMVDD33TOTRAME<-n^ACKXMON<AIN7J-YMOH；AINS_l-C2Q6

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