FPGA／CPLD结构与应用p4课件

2.3CPLD结构与工作原理MAX7000S系列的结构:含LAB,Microcells,E-PT,PIA,IOC,其他控制线如时钟,OE等(1)逻辑阵列块(LAB)

输入信号有36PIA+全局信号+IO引脚直接输入通道(2)宏单元LAB是最大的逻辑单元.1LAB由16个宏单元组成,分两组,每组8个,形成2个出借/借用并联扩展项的链.每个宏单元与各自对应的I/O控制块相连.4个LAB通过PIA和全局总线连接.全局总线由所有的专用输入,I/O引脚,宏单元反馈构成.每个LAB的输入信号:来自PIA的36路通用逻辑输入;用于寄存器辅助功能的全局控制信号;从I/O引脚到寄存器的直接输入通道.MAX7000系列单个宏单元:宏单元由逻辑阵列,PT选择矩阵,可编程触发器构成.每个宏单元提供5个PT,其中1PT可馈入逻辑阵列.5个乘积项:逻辑函数,辅助输入(clear,reset,clk,clockenable)1个乘积项:

反馈;可编程触发器可编程触发器可编程为D,T,JK,RS触发器,有3种时钟控制方式:全局时钟,带高电平的全局时钟,来自乘积项的时钟.图2-29并联扩展项馈送方式上个宏单元或门输出送下个宏单元或门输入,结果再送下个宏单元或门输出,实现15个与门之或.3级15个与项扩展,共20个与项(8输入与门)1LAB由16个宏单元组成,

每组8个,形成2个出借/借用并联扩展项的链.最小编号的宏单元仅能出借,最大编号的宏单元仅能借用.宏单元中不用的PT可分配给邻近的宏单元.2.3CPLD结构与工作原理(4)可编程连线阵列:固定延时特性不同的LAB通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。图2-30PIA信号布线到LAB的方式(5)I/O控制块工作方式:输入,输出,双向组成:三态门+使能控制电路(由OE1/OE2之一控制,或接GND,VCC)可使I/O引脚单独配置成输入/输出或双向工作方式.每个IOC由8-16个三态门和使能控制电路组成.I/O引脚的三态输出缓冲器.(6)时间特性IOBIRIRCLBIRIRIRIRIRIRCLBCLBIRIRIRIRIRIRIRIRIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBCLBCLBCLBCLBCLBCLBFPGA的基本结构图可编程逻辑块可编程I/O模块可编程互连资源加载配置数据存储在片外EPROM,用户控制加载过程即现场编程.FPGA:内部互连结构由多种不同长度的连线资源组成,每次布线的延迟可不同,属统计型结构

。

逻辑单元主体为由静态存储器(SRAM)构成的函数发生器,即查找表。

通过查找表可实现逻辑函数功能,采用SRAM工艺。主要有:

可编程逻辑块CLB+I/O模块+可编程互连资源+SRAM2.4FPGA的基本原理一个N输入查找表

(LUT，LookUpTable)可以实现N个输入变量的任何逻辑功能，如

N输入“与”、

N输入“异或”等。输入多于N个的函数、方程必须分开用几个查找表（LUT）实现什么是查找表?2.4.1FPGA结构与工作原理(XC4000为例)1查找表1查找表图2-33FPGA查找表单元内部结构基于LUT的FPGA逻辑单元（LE）内部结构XC4000系列CLB基本结构图G4G3G2G1G1~G4逻辑函数G’GDINF’G’H’H1DINS/RECYQYS/R控制IDSDCIECRDQ1H1’G’F’9个变量HF1~F4F’F4F1F2F3FDINF’G’H’S/R控制IDSDCIECRDQ1H’G’H’H’F’XCP时钟信号变换电路C1C2C3C4XQ2、可编程逻辑块（CLB）4选1数据选择器触发器置位\复位逻辑函数发生器GFHXC4000系列IOB基本结构图1D延时C1触发锁存器MUXMUX1D

C1触发器QMUX输出缓冲器输入缓冲器VCCI/O上拉/下拉电阻摆率控制输入时钟OEI1I2输出输出时钟连至CLB3、输入/输出模块（IOB）3、输入/输出模块（IOB）由输入触发器、输入缓冲器、输出触发/锁存器、输出缓冲器组成。每个IOB控制一个引脚，可配置为输入、输出、双向I/O功能。

输入——输入信号送到输入缓冲器。缓冲器的输出分为两路：1）直接经MUX送到输出缓冲器；2）经延时几纳秒送到输入DFF，再送到MUX。通过编程给MUX不同的控制信息，确定送到CLB阵列的I1和I2是来自输入缓冲器，还是来自DFF。DFF通过编程是边沿、电平触发，上升沿、下降沿有效，配有独立的时钟。

输出——CLB阵列的OUT也有两条途径，1）直接经MUX送到输出缓冲器；2）存入输出DFF，再送到输出缓冲器。DFF有独立的时钟，可任选触发边沿。输出缓冲器受CLB送来的OE信号控制，使输出引脚有高阻态，还受转换速率（摆率）控制，使它可高速、低速运行。IOB输出有两只MOS管，栅极可编程，使MOS管导通或截止，经上拉电阻（下拉电阻）接通VCC、GND、不接通，改善输出波形和负载能力。单长线结构框图开关矩阵开关矩阵开关矩阵开关矩阵F4C4G4YQG1C1KF1XXQF2C2G2YG3C3F3CLBCLBCLBCLB双长线结构框图CLB开关矩阵夹在CLB之间的4条垂直和水平金属线段。其长度是单长线的两倍双长线可使两个相隔（非相邻）的CLB连接起来贯穿于CLB之间的8条垂直和水平金属线段是输入和输出分别接至相邻的单长线,可与开关矩阵相连。可控制开关矩阵将某个CLB与其他CLB或IOB连在一起4、可编程互联资源PIR由金属线段构成，带可编程开关，通过自动布线实现电路互连，实现CLB和CLB之间，CLB和IOB之间的连接。XC4000采用分段互连结构，分为单长线、双长线、长线。4、可编程互联资源（PIR）

PIR由许多金属线段构成，金属线段带有可编程开关，通过自动布线实现各种电路的连接，实现FPGA内部的CLB和CLB之间，CLB和IOB之间的连接。XC4000采用分段互连资源结构，分为单长线、双长线、长线三种。单长线——贯穿于CLB之间的8条垂直和水平金属线段，其交叉点处是输入和输出分别接至相邻的单长线，可与开关矩阵相连。通过编程，可控制开关矩阵将某个CLB与其他CLB或IOB连在一起。双长线——是夹在CLB之间的4条垂直和水平金属线段。其长度是单长线的两倍。要穿过CLB之后，这些金属线段在与可编程开关矩阵相连。双长线可使两个相隔（非相邻）的CLB连接起来。可编程开关矩阵的连线点上有6个选通晶体管，进入开关矩阵的信号，可于任何方向的单或双长线互连。长线——其连接不经过可编程开关矩阵，而直接贯穿整个芯片。因长线连接信号延时时间小，主要用于高扇出、关键信号的传播。每条长线中间有可编程分离开关，使长线分成两条独立的连线通路，每条连线只有阵列的宽度或高度的一半。CLB的输入可以由邻的任一长线驱动，输出可通过三态缓冲器驱动长线。2.4.2FLEX10K系列器件图2-34FLEX10K内部结构...IOCIOCIOCIOC......IOCIOC...IOCIOC...IOCIOC...IOCIOC逻辑单元...IOCIOC...IOCIOCIOCIOC...快速通道互连逻辑阵列块(LAB)IOCIOC...(1)逻辑单元LE图2-35LE(LC)结构图数据1Lab控制3LE输出进位链级联链查找表

(LUT)清零和预置逻辑时钟选择进位输入级联输入进位输出级联输出Lab控制1CLRNDQ数据2数据3数据4Lab控制2Lab控制4(1)逻辑单元LE图2-36进位链连通LAB中的所有LE快速加法器,比较器和计数器DFF进位输入(来自上一个逻辑单元)S1LE1查找表LUT进位链DFFS2LE2A1B1A2B2进位输出(到LAB中的下一个逻辑单元)进位链查找表LUT(1)逻辑单元LE图2-37两种不同的级联方式“与”级联链“或”级联链LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LE1LE2LEnLE1LE2LEn0.6ns2.4ns16位地址译码速度可达2.4+0.6x3=4.2nsFLEX10K器件的级联链操作图—实现多扇入功能FPGA结构LE的4种工作模式：LE的运算模式：DQPRNENA级联输入进位输入3输入查找表DATA1DATA23输入查找表1LE输出DQPRNENA进位输入3输入查找表1级联输出进位输出DATA1(ena)DATA2(u/d)DATA3(data)DATA4(nload)LE输出级联输入3输入查找表10进位输出级联输出实现加法器、累加器和比较器功能实现计数器使能、时钟使能、同步加/减控制和数据加载功能FPGA结构LE的加/减计数模式：LE的可清除计数模式与加/减计数模式类似，实现同步清除信号取代级联信号.FPGA结构(2)逻辑阵列LAB是由一系列的相邻LE构成的图2-38-FLEX10KLAB的结构图(3)快速通道(FastTrack):构成:行连线带,列连线带特点:快速,延迟可测,但不够灵活(4)I/O单元与专用输入端口图2-39IO单元结构图(5)嵌入式阵列块EAB是在输入、输出口上带有寄存器的RAM块，是由一系列的嵌入式RAM单元构成。图2-40用EAB构成不同结构的RAM和ROM输出时钟DRAM/ROM256x8512x41024x22048x1DDD写脉冲电路输出宽度8,4,2,1

数据宽度8,4,2,1地址宽度8,9,10,11写使能输入时钟EAB的大小灵活可变,数据线最宽8位,地址线最宽11位.通过组合EAB可以构成更大的模块不需要额外的逻辑单元，不引入延迟，EAB可配置为深度达2048的存储器EAB的字长是可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8EAB可以用来实现:FIFO,ROM,RAM,乘法器,数字滤波器,微处理器

利用输入输出可编程寄存器的EAB可实现:同步设计,异步设计

VS非流水线结构,使用35个LE,速度为34MHz

流水线结构速度为100MHz,EAB8890MHz用EAB实现的流水线乘法器操作速度可达90MHz!实例:4x4乘法器+(6LE)+(6LE)+(7LE)8LELELELELELELELELELELELELELELELE小结:PLD的生产厂家众多,主流有三家.

altera,xilinxlattice常见的产品有:PROM,EPROM,EEPROM,PLA,FPLA,PAL,GAL,CPLD,EPLD,EEPLD,HDPLD,FPGA,还有ispLSI,ispGAL,ispPAC,ispGDS等.其余类型的器件大家可以自学,也可以有时间再介绍.现代CPLD/FPGA集成度度已经达到千万逻辑门,功能十分强大.FPGA芯片叫板微处理器---

如果没有微处理器,电脑会怎样?答案令人惊讶---

它的处理速度比常规电脑更快,而且快出很多倍!2003年7月Forbes福布斯报道FPGA芯片武装超级电脑

尽管FPGA芯片的主频要低于奔腾处理器,但是FPGA芯片可并行处理多项任务,因此处理速度要比奔腾处理器或数字信号处理器快得多!

FPGA芯片叫板微处理器

美国赢通系统公司（WincomSystems）推出一款令人惊叹的服务器。专为网站运行,尺寸仅有DVD大小，工作能力却相当于,甚至超过50台戴尔、IBM或SUN公司售价5000美元的服务器。赢通公司的这款服务器并未采用目前电脑中的微处理器。传统的个人电脑及服务器通常采用intel的奔腾处理器作为CPU单元。而赢通的这一产品却没有采用微处理器，而是由FPGA芯片驱动。

FPGA芯片的运行速度比奔腾处理器慢，但可并行处理多项任务，而微处理器一次仅能处理一项任务。因此，赢通公司的服务器只需配置几个价格仅为2000多美元的FPGA芯片，便可击败采用英特尔处理器的电脑，“我们的服务器处理速度要比普通服务器快50到300倍”。原理图/VHDL文本编辑综合FPGA/CPLD适配FPGA/CPLD编程下载FPGA/CPLD器件和电路系统时序与功能门级仿真1、功能仿真2、时序仿真逻辑综合器结构综合器1、isp方式下载