FPGA仿真工具课件

第七章FPGA仿真工具常用的硬件描述语言的仿真器有很多种，例如VCS、Ncsim、Affirima、Verilog-XL、SpeedWave、Finsim和ModelSim等。根据所使用的编程语言的不同可以将这些工具分为Verilog语言仿真器和VHDL语言仿真器。根据工作方式的不同分为事件驱动（Event-Driven）的仿真器和时钟驱动（Cycle-Driven）的仿真器等。ModelSim仿真器在FPGA/CPLD设计中使用得比较广泛，这是因为ModelTechnology公司为各个FPGA/CPLD厂家都提供了OEM版本的ModelSim工具，同时ModelTechnology公司也对ModelSim工具进行了大力推广。ModelSim仿真器是基于事件驱动的，它可以用来仿真Verilog语言，也可以用来仿真VHDL语言，同时也支持两种语言的混合仿真。ModelSim仿真工具在默认条件下提供11种不同的用户窗口：主窗口、数据流窗口、列表窗口、存储器窗口、进程窗口、信号窗口、源程序窗口、结构窗口、变量窗口、波形窗口、断言窗口等。ModelSim软件的用户窗口全部是基于Tcl/Tk语言编写的，所以可以通过使用Tcl/Tk语言来添加各种不同的用户窗口，也可以通过软件自带的一些工具来定制仿真环境。7.1ModelSim仿真窗口

主窗口结构体窗口

进程窗口

信号窗口

变量窗口

源程序窗口

波形窗口

数据流窗口

列表窗口

7.1.1主窗口主窗口是Modelsim的核心窗口,在默认状态下，在启动Modelsim时会自动打开。主窗口分为工作区和脚本区两部分。在工作区，可以很方便地对当前工程的工作库以及所有数据集合进行控制。在脚本区，可以输入Modelsim的各种命令，命令执行后会反馈执行后的信息，使用户了解执行的实际情况。

7.1.2数据流窗口数据流窗口（Dataflow）可以跟踪设计中的物理连接，跟踪设计中事件的传播，也可以用来跟踪寄存器、网线和进程等。【Navigate】菜单：【Expandnettodrivers】：显示所选择信号、网线以及寄存器的驱动。【Expandnettoreaders】：显示所选择信号、网线以及寄存器的输出。【Expandnet】：显示所选择信号、网线以及寄存器的驱动以及输出。【Expandtodesigninputs】：显示网线的顶层驱动，一般在testbench或者顶层模块中。【Expandtohierarchyinput】：显示网线所在层次的一级驱动。【Trace】菜单：【TraceX】：单步跟踪不确定值的上一个驱动。【ChaseX】：直接跟踪不确定值的源头。【Tracenextevent】：移动。【Traceeventset】：跳转到输入时间的源头。在列表窗口中通过选择【Tools】/【WindowProperties】命令可以弹出【ModifyDisplayProperties(list)】对话框，使用这个对话框窗口可以对属性设置【WindowProperties】和触发设置【Triggers】进行设置。7.1.4存数器窗口

存储器窗口可以显示设计中存储器的内容，左边为存储器列表，右边为对应的存储器的内容。7.1.5进程窗口7.1.6信号窗口当前层次结构中的所有信号名称

信号的值

用户必须在结构窗口中选择确定的层次结构，来获得想要仿真的信号。7.1.7源程序窗口源程序窗口主要用来显示和编辑HDL源文件代码。7.1.8结构窗口结构窗口用来显示仿真中的层次信息，选择不同的结构层次，其他窗口中的信息都会发生相应的变化。变量窗口被分为两个不同的部分，左边为当前进程中用到的所有变量，右边为与变量相关的当前值。在变量窗口中可以查看VHDL中的常数、类属、变量以及Verilog中的寄存器和变量等。7.1.10波形窗口信号波形信号名称和路径指针所在位置的值光标工具波形查看工具仿真控制工具波形窗口中信号模拟化以及光标锁定7.1.12信号属性对话框（一）双击波形窗口中的信号名----信号属性对话框显示的信号名称波形的颜色名称的颜色信号数据的显示方式

信号属性对话框（二）波形显示的格式1.在Windows操作系统中选择【开始】/【程序】/【XilinxISE6】/【ProjectNavigator】命令，启动ISE集成开发环境。2.在ISE主窗口中选择【File】/【OpenExample】命令，打开【OpenExample】对话框。3.在资源管理窗口（SourceinProject）中的模块视图（ModuleView）中选中所用的测试文件，在相应的当前资源操作窗口（ProcessesforCurrentSource）中将会出现与ModelSim仿真器相关的行为仿真（SimulateBehavioralVerilogModel）、翻译后仿真（SimulatePost-TranslateVerilogModel）、映射后仿真（SimulatePost-MapVerilogModel）和布局布线后仿真（SimulatePost-Place&RouteVerilogModel）等4个不同的操作选项。4.双击【SimulateBehavioralModel】操作选项，将启动ModelSim仿真器。5.在ModelSim的主窗口中选择【View】/【All】命令，将显示所有的窗口。7.2.2行为仿真以一个异步FIFO为例讲述【ISEProjectNavigator】集成环境中与仿真有关的大部分选项的设置。1.启动ProjectNavigator集成开发环境，在主窗口中选择【File】/【Openexamples】命令，打开例子选择窗口，在其中选择【fifo_ver_131】工程，单击按钮，打开工程。2.在这个工程中包括了两个顶层文件“fifoctrl_cc”和“fifoctrl_ic”，其中“fifoctrl_cc”文件实现了一个同步FIFO，“fifoctrl_ic”文件实现了一个异步FIFO的设计。3.选择顶层文件“fifoctrl_ic”，这个文件包括了3个子模块，分别为【muxor_p】、【xor4_p】和【xor5_p】。同时包括了两个功能仿真文件【tb_ic_func1】、【tb_ic_func2】，两个时序仿真文件【tb_ic_time1】和【tb_ic_time2】。选中顶层文件后，可以在【ProcessView】窗口中对一个属性进行配置。4.选择功能仿真文件【tb_ic_func1（fifocrtl_ic_tb2.tf）】，然后在相应的【ProcessView】窗口中选中【SimulateBehavioralModel】仿真的阶段，单击鼠标右键，在弹出菜单中选择【Properties】命令。5.以上操作将打开程序属性对话框，在这个对话框中有两个不同的选项卡。在【SimulationProperties】中有以下4个不同的选项：•UseCustomDoFile•CustomDoFile•UseAutomaticDoFile•SimulationRunTimes【DisplaysProperties】选项卡用来设置显示的属性，其中包含以下8个复选框：SignalwindowWavewindowStructurewindowSourcewindowListwindowVariableswindowProcesswindowDataFlowwindow6.选择完成之后，可以进行相应的行为仿真。7.2.3时序仿真选择时序仿真文件【tb_ic_time1（fifoctrl_ic_tb1_timing.tf）】，然后在相应的【ProcessView】窗口中选中【SimulatePost-Place&RouteVerilogModel】仿真，单击鼠标右键，在弹出菜单中选择【Properties】命令，打开的属性对话框。7.2.4高级设置在ProjectNavigator集成环境中使用【Edit】/【Preferences】命令打开属性选择窗口。将【Processes】选项卡中的【ProcessSettings】设置为【Advanced】，单击“确定”按钮保存之后就可以启动ProjectNavigator高级操作模式。

在【SimulationProperties】选项卡中除了包括标准模式下的选项外还增加了如下选项：OtherVSIMCommandLineOptions：输入其他的VSIM命令行参数，多个参数之间使用空格。OtherVLOGCommandLineOptions：输入其他的VLOG命令行参数，多个参数之间使用空格。OtherVCOMCommandLineOptions：输入其他的VCOM命令行参数，多个参数之间使用空格。SimulationResolution：指定仿真器的仿真时间精度，开始仿真后可以使用仿真器的【report】命令检查当前的仿真时间精度。SimulationMode：设置仿真延时模型，使用最大、最小或者典型的延时模型，在默认条件下，SDF中的三类延时都使用最大延时。VHDLSyntax：指定VHDL的语法版本，默认使用93版。在【SimulationModelProperties】标签页面中各个选项说明如下：SimulationModelTarget：指定产生的网表所适用的仿真器。PostPlace&RouteSimulationModelName：指定仿真模型名称。RenameTopLevelModuleTo：指定使用NetGen程序产生的顶层模块的名称，默认条件下，输出的模块名将继承输入设计的顶层文件名称。ChangeDeviceSpeedTo：改变生成仿真模型时使用的目标器件的速度。CorrelateSimulationDatatoInputDesign：该参数需要配合【RetainHierarchy】参数以及设计源代码一起使用，如果该参数以及【RetainHierarchy】参数都设置为【True】，同时在源代码中都使用【KeepHierarchical】属性，就可以在时序仿真时将输出的时序仿真模型的信号与源代码中的信号关联起来。RetainHierarchy：该参数主要配合【CorrelateSimulationDatatoInputDesign】参数，完成时序仿真时信号的检查，详细内容参考【CorrelateSimulationDatatoInputDesign】参数说明。GenerateMultipleHierarchicalNetlistFiles：该参数指定是否对设计中保留层次的每一个层次产生时序仿真模型以及SDF时序标注文件。这个参数有效的前提有：【RetainHierarchy】参数设置为【True】的同时在源代码中各个模块都使用【KeepHierarchical】属性。如果这个参数设置为【True】之后，【UseAutomaticDoModelSimSimulation】参数将被设置为【False】，原因在于如果需要ProjectNavigator环境中运行ModelSim仿真器就必须指定相应的DO文件，产生了多个时序仿真模型之后，其仿真的DO文件就需要明确指定，而不能使用自动生成的DO文件。UseAutomaticDoModelSimSimulation：设置使用自动DO文件，该参数仅仅在ProjectNavigator集成环境中启动ModelSim时有效。BringOutGlobalTristateNetasaPort：该参数指定是否在输出的仿真模型的顶层添加一个端口来连接全局三态网线（全局三态网线将强制所有的输出为高阻态），全局三态信号没有驱动的情况下该参数有效。GlobalTrstatePortName：指定全局三态端口名称，默认为GST。BringoutGlobalSet/ResetNetasaport：这个参数指定是否在输出的仿真模型的顶层添加一个端口来连接全局的置位/复位网线，全局置位/复位网线没有驱动的情况下这个参数有效。GlobalSet/ResetPortName：指定全局复位/置位端口名称，默认为GSR。GenerateTestFixtureFile：指定是否从输出的网表中创建一个测试模板。RenameDesignInstanceInTestFixture：指定测试模板中设计的实例化名称，默认为UUT。Include`uselibDirectiveinVerilogFile：指定是否在输出的网表文件中使用Verilog`uselib指示，总是指向系统中的SIMPRIM源文件处，该参数在大多数仿真器中不推荐使用。默认条件下设置为【False】。PathUsedin$SDF_annotate：指定SDF标注文件的路径，一般情况下，当网表文件与SDF标注文件不在一个目录下时需要使用该参数。DoNotEscapeSignalandInstanceNamesinNetlist：是否在网表中对信号以及实例化名称进行转义。OtherNETGENCommandLineOptions：输入其他的NETGEN命令行参数，多个参数之间使用空格。7.3仿真环境的建立

ModelSim有很多不同的版本，例如Xilinx公司使用的ModelSim为ModelSimXE的OEM版，这个版本只支持Xilinx公司的所有器件的时序仿真，但是不支持其他公司的FPGA/CPLD的仿真。在完全版本发行时，不发行任何公司的FPGA/CPLD的仿真库，所以在使用之前需要建立相应FPGA/CPLD器件的仿真库。7.3.1各仿真切入点需要的库文件

各个仿真阶段需要的仿真库模型RTL行为级仿真可能需要的文件包括：RTL代码、实例化的UNISIM库元件、XilinxCoreLib和UNISIM门级模型、SmartModels。综合后功能仿真可能需要的文件包括：综合工具输出的包含了UNISIM库元件的门级网表、XilinxCoreLib和UNISIM门级模型、SmartModels模型等。NGDBuild后功能仿真可能需要的文件包括：包含了SIMPRIM库元件的门级网表和SmartModels。映射后时序仿真可能需要的文件包括：包含了SIMPRIM库元件的门级网表、SmartModels、标准延时格式文件SDF。这个阶段的设计没有进行布局布线，仿真也类似于IC设计过程中的门级仿真，提供了各种门的延时，但是没有连线延时，可以认为是不完全的时序仿真。布局布线后时序仿真可能需要的文件包括：包含了SIMPRIM库元件的门级网表、SmartModels、标准延时格式文件SDF。7.3.2仿真库文件说明

UNISIM（LibraryofUnifiedcomponentsimulationmodels）库仅仅用来做功能仿真，在这个库中包括了Xilinx公司全部的标准元件。UNISIM库被分为VHDL和Verilog两种：VHDLUNISIM库被分成4个不同的文件，包括元件声明（unisim_VCOMP.vhd）、程序包文件（unisim_VPKG.vhd）、实体和结构体声明（unisim_VITAL.vhd）和SmartModel声明（unisim_SMODEL.vhd）。VerilogUNISIM库文件中每一个元件使用一个独立的文件，对于FPGA器件族UNISIM库源文件位于$XILINX/verilog/src/unisims目录下，对于CPLD器件族UNISIM库源文件位于$XILINX/verilog/src/uni9000目录下。XilinxCoreLib（COREGenerator™HDLlibrarymodels）库仅仅用来做功能仿真，在这个库中包括了使用XilinxCoreGenerator工具产生的IP的仿真模型。对于VHDL代码来说，这个库位于$XILINX/vhdl/src/XilinxCoreLib目录。对于Verilog代码来说，这个库位于$XILINX/verilog/src/XilinxCoreLib目录。SIMPRIM（Libraryofgenericsimulationprimitives）库用来做时序仿真或者门级功能仿真。对于VHDL代码来说，这个库位于$XILINX/vhdl/src/simprims目录。对于Verilog代码来说，这个库位于$XILINX/verilog/src/simprims目录。SmartModel库被用来模拟非常复杂的一些FPGA设计，其中用到了PowerPC（PPC）或者RocketIO等。这个库的源代码是加密的，它通过SWIFT接口与仿真器通信，库文件位于$XILINX/smartmodel目录。

7.3.3库文件编译

7.3.3.1在仿真器中编译仿真库以使用Verilog语言中时序仿真库simprims为例来说明仿真库的手动建立过程。1.将ModelSim根目录下的配置文件modelsim.ini的属性由只读改为可写，这个操作是为了使软件可以记录仿真库建立的路径以及映射关系。2.启动ModelSim仿真工具，在主窗口中选择【File】/【ChangeDirectory】命令，将工作目录改变到想要存放仿真库的目录下。3.在主窗口中选择【File】/【New】/【Library】命令，弹出【CreateaNewLibrary】窗口。将【Create】选项设置为【anewlibraryandalogicalmappingtoit】，在【LibraryName】栏中输入“simprims_ver”，同时软件在【LibraryMapsto】栏中自动输入“simprims_ver”，单击“OK”按钮保存。4.在主窗口中选择【Compile】/【Compile】命令，弹出【CompileSourceFiles】窗口，如图3-21所示。在【Library】选项的下拉列表中选择“simprims_ver”仿真库，在【查找范围】选项中选中【Xilinx\verilog\src\simprims】目录下的全部文件，单击“Compile”按钮进行编译。7.3.3.2在ProjectNavigator中编译仿真库1.使用ProjectNavigator创建一个新的工程或者打开一个现有的工程。2.选择设计的目标器件，在【SourceinProject】窗口中选中器件，【ProcessesforSource】窗口中会出现【DesignEntryUtilities】菜单，使用右键选中其中的【CompileHDLsimulationlibraries】项，在下拉菜单中选中【Properties】命令，打开属性对话框。3.【ProcessProperties】对话框中的各项很明了，根据需要选择相应的仿真库文件，然后单击关闭对话框。4.双击【CompileHDLsimulationLibraries】，程序将自动对完成对库文件的编译。5.库文件编译完成以后，在ProjectNavigator集成环境中运行ModelSim仿真器进行仿真时，软件将自动在当前工程目录下生成一个modelsim.ini配置文件，在这个配置文件中添加了编译后的各种仿真库路径。7.3.3.3使用命令行编译仿真库COMPXLIB命令可以支持Xilinx的所有器件族，支持编译如下的仿真库文件：UNISIM（Functional）Uni9000（Timing）SIMPRIM（Timing）XilinxCoreLib（Functional）SmartModelLibrary™（Functional&Timing）CoolRunner™（Functional）Abel（Functional）

7.3.4仿真库的命名在ISE集成开发环境中直接启动ModelSim进行仿真时：Verilog仿真库的命名使用Xilinxcorelib_ver、unisims_ver和simprims_ver三种名称，分别对应Xilinx/verilog/src/目录下的Xilinxcorelib、unisims和simprims三个库。VHDL仿真库的命名使用Xilinxcore、unisims和simprim三种名称分别对应Xilinx/vhdl/src/目录下的Xilinxcorelib、unisims和simprims三个库。库文件编译好之后，为了方便以后使用可以修改modelsim.ini配置文件。打开配置文件之后，可添加对Xilinx仿真库的映射。7.4ModelSim和ISE仿真实例说明在ModelSim独立环境下进行仿真的各种仿真流程，同时说明在ISE集成开发环境启动ModelSim进行仿真的方法。创建工作库。使用ModelSim进行仿真时，全部的设计文件不管是Verilog、HDL或者Verilog与VHDL的混合文件都需要编译到一个库中。编译。创建完一个库之后，就可以在库中编译设计单元。运行仿真。编译完成之后可以从设计顶层模块或者实体运行仿真器。结果调试。如果仿真结果与最初预期不相符，就需要对程序进行调试。ModelSim提供的调试手段与工具有以下几种：在源文件窗口中设置断点或者单步执行。观察波形测量时间。在数据流窗口中浏览设计的物理连接。查看或者初始化存储器。分析仿真效率。测试代码覆盖率。波形比较。1.启动ModelSim。使用Windows系统中的ModelSim快捷图标或者在命令控制台使用“vsim”命令都可以启动仿真器。UI)Design->LoadNewDesignCmd)vsim-lib<library_name><top_level_design>VHDLvsimtop_entitytop_architectureVerilogvsimtop_level1top_level22.创建工作库。在主窗口选择【File】/【New】/【Library】命令，打开创建库对话框。7.4.1在ModelSim环境下进行仿真3.编译源文件。在主窗口中选择【Compile】/【Compile】命令，打开源文件编译窗口。4.运行仿真。从主菜单中选择【View】/【AllWindows】命令，打开所有ModelSim的窗口。在信号窗口中使用【Add】/【Wave】/【SignalinRegion】命令，添加所在层次所有信号到波形窗口。7.4.2在ISE集成环境中进行仿真1.在Windows操作系统中选择【开始】/【程序】/【XilinxISE6】/【ProjectNavigator】命令，启动ISEProjectNavigator集成开发环境。2.在ISE主窗口中选择【File】/【NewProject】命令，将弹出【NewProject】对话框，在【Project】栏中单击按钮，弹出【浏览文件夹】对话框。3.单击“下一步”按钮，打开新建工程对话框的下一个页面。在其中选择所使用的器件、模块类型、综合器和仿真器等信息。4.单击按钮，打开新建工程对话框的下一个页面。5.单击“OK”按钮后，出现新建工程内容报告对话框。6.在工程内容报告对话框中单击“完成”按钮完成设置，回到ISE主界面，从源文件视图中选择源文件。7.在ModelSim仿真器下面有4个不同的仿真选项，对应4个不同的仿真阶段，行为仿真、翻译后仿真、映射后仿真和布局布线后仿真。7.5ModelSim中的调试方法

7.5.1源文件窗口调试

源文件窗口主要用来显示和编辑HDL源文件代码。在源文件窗口中可以设置断点调试，同时支持单步调试等。7.5.2波形窗口调试1.启动ModelSim，并改变当前目录到设计目录。2.加载设计单元进行仿真。3.向波形窗口中添加项目。从信号窗口添加。从其他窗口选中并拖动。可以从主窗口、信号窗口、变量窗口或结构窗口等多个窗中中选择需要查看的项目并拖动到波形窗口中。使用命令行添加项目。在主窗口命令控制台【VSIM>】命令提示符后键入addwave*命令将加入当前区域内的所有信号。4.缩放波形显示。在波形窗口的工具栏中有很多用来进行显示缩放的快捷按钮，通过这些按钮可以很方便地控制波形的显示大小。5.在波形窗口中使用指针。光标重命名光标锁定对话框以及锁定后的光标6.保存波形窗口格式。可以通过存储窗口格式的方法将信号设置等属性存储成一个DO文件，下次打开波形窗口时加载DO文件就可以了。

7.5.3数据流窗口调试1.启动仿真器并改变目录到设计目录。2.在命令提示符后键入dorun.do命令执行程序。使用文本编辑器打开DO文件对其中的指令进行分析。#CopyrightModelTechnology,aMentorGraphics#Corporationcompany2003,-Allrightsreserved.#SimulationscriptforDataflowtutorialonbreak{resume}#createlibraryif[work]{vdel-all}vlibwork#compileallsourcefilesvloggates.vand2.vcache.vmemory.vproc.vset.vtop.v#opendebuggingwindowssetPrefDataflow(geometry)582x378+1+562setPrefSignals(geometry)287x249+738+307setPrefWave(geometry)682x352+590+614setPrefSource(geometry)534x249+746+0setPrefMain(geometry)730x503+1+1viewdasiwa#startsimulatorvsimtop#wavesignalsaddwave/top/p/*addlog-r*#runsimulationrun-all3.数据流窗口的一个主要作用就是浏览设计中的各种连接，可以用来检查指定信号、网线寄存器的驱动以及接收等特点。4.数据流窗口中的另外一个重要的特点是可以通过事件追踪来定位输出信号，数据流窗口中内置的波形查看窗口给类似操作提供了极大的方便。5.追踪未知信号‘X’。使用数据流窗口可以很快确定产生未知信号的原因，数据流窗口和标准的波形窗口是互相联系的，所以可以在波形窗口中观察一个信号然后在数据流窗口中对这个信号进行追踪，进而查找问题的源头。追踪未知态6.在数据流窗口中显示层次。

7.5.4存储器窗口调试1.启动ModelSim仿真器并改变目录到设计目录。2.创建工作目录、编译设计。在主窗口的【ModelSim>】提示符后键入vlibwork命令创建工作目录。在主窗口的【ModelSim>】提示符后键入vlogsp_syn_ram.vdp_syn_ram.vram_tb.v命令编译设计文件。在主窗口的【ModelSim>】提示符后键入setNumericStdNoWarnings1命令。3.加载设计。4.查看一个存储器。在主窗口中选择【View】/【Memory】命令打开存储器窗口，在存储器窗口的【List】区域显示了当前设计中使用到的所有存储器。在存储器列表中选择【/ram_tb/spram1】实例，存储器窗口中将显示这个存储器的地址以及数据等内容。在主窗口【sim】视图中选择【spram2】实例。运行仿真。存储器窗口中的地址数据区域随着仿真的进行自动更新。5.将存储器的内容保存成一个文件。6.初始化一个存储器。在ModelSim中有3种方法来初始化一个存储器，分别如下：通过加载保存好的文件初始化存储器。部分使用保存好的文件，部分使用模板。使用数据模板填充的方式。7.5.5变量窗口调试

1.启动仿真器并改变目录到设计目录。2.在主窗口的命令控制台【Modelsim>】提示符后键入vliblibrary_4命令创建一个新的工作库。3.在命令提示符后键入vcom–worklibrary_4gates.vhdadder.vhdtestadder.vhd命令，编译这三个文件到工作库中。4.在命令提示符后键入vmapworklibrary_4命令，映射新建的库到工作库中，同时这个命令将修改ModelSim的配置文件Modelsim.ini。5.在主窗口中选择【Simulate】/【Simulate】命令，打开仿真参数对话框。6.在主窗口输入view*命令，弹出仿真器的全部窗口。7.输入addlist*命令将顶层模块的全部信号添加到列表窗口中。8.输入addwave*命令将顶层模块的全部信号添加到波形窗口中。9.运行仿真。10.查看命令控制台反馈的信息，查找错误，并重新运行仿真，反复调试，直到仿真成功。

7.5.6列表窗口调试

1.在列表窗口中选择【Tools】/【WindowPreference】命令，打开列表窗口属性对话框。2.选择其中的触发选项卡【Triggers】。3.在窗口中选中某一个信号或者全部信号，然后在菜单栏中选择【View】/【SignalProperties】命令打开相应的对话框，可以在对话框中改变信号显示的名称以及信号数据显示的数值类型。7.6ModelSim的其他常用操作

7.6.1自动仿真在ModelSim中宏文件通常使用“do”作为文件后缀，所以一般将宏文件也叫DO文件。DO文件是一个包含了很多命令的脚本文件，这个文件可以使用一系列的ModelSim命令组成，也可以使用TCL语言编写，也可以混合使用两种方式。DO文件可以在ModelSim的GUI中执行，也可以不启动ModelSim而直接在操