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基于VerilogHDL的表决器的设计学生课程实验报告书12级 电通系 通信工程专业03班学号312890 4--2015学年第2学期 所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数七人表决器顾名思义就是由七个人意；反之，当否决的票数开关输入为‘1’时，表示此人同意；否则若按键开关输入为本实验就是利用实验系统中的按键开的七人表决器的功能。按键入为‘1’时，表示对应的人投同意票，否则当按键开关输入为表决。同时通过的票数在数码管上显示：原理图步骤与实验一相同模式选择键”：按动该的实验电路结构。本次实验的模式选择到“5” (红色数码管上显示)。致6-1端口管脚分配表当设计文件加载到目标器件后，按实验系统中按键开关模块的键键开关，如果按键开关的值为“1”(即按端口名表表表m_ResultDAGDAGDAGDAG使用模块信号键开关的开关置于上端，表示此人通过数大于或等于四时LED模块beginm_Result=1;if(sum==4)LEDAG=4'b0100;12345672说明表决结果亮为通过表决通过的票数if(sum==5)LEDAG=4'b0101;if(sum==6)LEDAG=4'b0110;if(sum==7)LEDAG=4'b0111;elsem_Result=0;moduledee5(K,m_Result,LEDAG);outputm_Result;output[3:0]LEDAG;geriregm_Result;reg[3:0]LEDAG;reg[2:0]sum;always(K)ginLEDAG=0;for(i=1;i<=7;i=i+1)ifKisumsum;ginifsumLEDAGb00;ifsumLEDAG=4'b0001;if(sum==2)LEDAG=4'b0010;if(sum==3)LEDAG=4'b0011;

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