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文档简介

精品文档-下载后可编辑在ISE10.x工具中使用CoreGenerator-基础电子Xilinx提供的CoreGenerator是一个完整的设计工具，既可以单独运行，也可以在ISE10.x设计工具内执行。下面以在ISE10.x环境下生成一个双口块存储器为例，说明如何使用CoreGen。（1）启动ISE10.x设计工具[ProjectNavigator]窗口，打开设计文件demo.npl。（2）选择[Project]→[NewSource...]命令。（3）选择[IP（CoreGen＆ArchitectureWizard）]文件类型，输入文件名“blockRAM－demo”，如图1所示。

图1选择创建文件的类型（4）单击【下一步】按钮，选择双口存储器【DualPortBlockMemory）选项，如图2所示。

图2选择双口存储器选项（5）单击【下一步】按钮，然后单击【完成】按钮。启动CoreGen生成工具，在弹出的窗口中定义部件的名称为“dual＿ram”，如图4所示。

（6）双口存储器的参数分为4个设置窗口，根据设计要求需要分别设置。如果在某个参数设置窗口中直接选择Generate的话，将采用默认参数值。双口存储器的参数包括宽度、深度、读／写方式，以及是否需要初始化文件等。设置完成后，单击【Generate】按钮生成工具将产生双口存储器并添加到工程中，文件名为“dual＿ram．xco”。（7）在菜单栏中选择【File】→【LanguageTemplates...】命令。（8）在【LanguageTemplates】设计模板窗口中打开CoreGEN，将会出现【VERILOGComponentInstantiation】和【VHDLComponentInstantiation】两种语言的例化说明。根据设计需要，打开被例化的设计模板。（9）打开【VHDLComponentIttstantiation】中的duarl＿am文件，在该文件中将有详细的模块例化描述，如图5所示。根据这些说明，分别将模块添加到源设计文件中。

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