数字电子技术课件-第三章-组合逻辑电路

第三章组合逻辑电路概述3.1组合电路的分析方法和设计方法3.2加法器和数值比较器3.3编码器和译码器3.4数据选择器和分配器小结3.7组合电路中的竞争冒险3.5用MSI实现组合逻辑函数3.6只读存储器（ROM）概述一、组合逻辑电路的特点=F0（I0,I1…,In-1）=F1（I0,I1…,In-1）=Fm-1（I0,I1…,In-1）1.逻辑功能特点电路在任何时刻的输出状态只取决于该时刻的输入状态，而与原来的状态无关。2.电路结构特点(1)输出、输入之间没有反馈延迟电路(2)不包含记忆性元件(触发器)，仅由门电路构成I0I1In-1Y0Y1Ym-1组合逻辑电路二、组合电路逻辑功能的表示方法真值表，卡诺图，逻辑表达式，时间图(波形图)三、组合电路分类①

按逻辑功能不同：加法器比较器编码器译码器数据选择器和分配器只读存储器②

按开关元件不同：CMOSTTL③

按集成度不同：SSIMSILSIVLSI3.1组合电路的分析方法和设计方法3.1.1组合电路的基本分析方法一、分析方法逻辑图逻辑表达式化简真值表说明功能分析目的：①

确定输入变量不同取值时功能是否满足要求；③

得到输出函数的标准与或表达式，以便用集成门电路

实现；④

得到其功能的逻辑描述，以便用于包括该电路的系统分析。②

变换电路的结构形式(如：与或与非-与非)；二、分析举例[例]分析图中所示电路的逻辑功能表达式真值表ABCY000001010011ABCY10010111011111000000功能判断输入信号极性是否相同的电路—符合电路ABC&&≥1[解][例3.1.1]分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。&&&&&&&&&&&&ABCDY[解](1)逐级写输出函数的逻辑表达式WX[例3.1.1]分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。&&&&&&&&&&&&ABCDYWX[解](2)化简[例3.1.1]分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。(3)列真值表ABCDABCDYY00000001001000110100010101100111100010011010101111001101111011111111111100000000(4)功能说明：当输入四位代码中1的个数为奇数时输出为1，为偶数时输出为0—检奇电路。[解]3.1.2组合电路的基本设计方法一、设计方法逻辑抽象列真值表写表达式化简或变换画逻辑图逻辑抽象：①根据因果关系确定输入、输出变量②状态赋值—用0

和1

表示信号的不同状态③根据功能要求列出真值表根据所用元器件(分立元件或集成芯片)的情况将函数式进行化简或变换。化简或变换：①设定变量：二、设计举例

[例3.1.2]

设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。[解]输入A、B、C

，输出Y②状态赋值：A、B、C=0表示输入信号为低电平Y=0表示

输入信号中多数为低电平(1)逻辑抽象A、B、C=1表示

输入信号为高电平Y=1表示

输入信号中多数为高电平

[例3.1.2]

设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。[解]③列真值表(2)写输出表达式并化简最简与或式最简与非-与非式ABCY00000101001110010111011100010111二、设计举例

[例3.1.2]

设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。二、设计举例

[例3.1.2]

设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。[解](3)画逻辑图—用与门和或门实现ABYC&&≥1&—用与非门实现&

[例]设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿灯只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。[解](1)逻辑抽象输入变量：1--亮0--灭输出变量：R（红）Y（黄）G（绿）Z（有无故障）1--有0--无列真值表RYGZ00000101001110010111011110010111(2)卡诺图化简RYG010001111011111

[例]设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。[解](3)画逻辑图&1&&&11≥1RGYZ3.2加法器和数值比较器3.2.1加法器一、半加器和全加器1.半加器（HalfAdder）两个

1位二进制数相加不考虑低位进位。0001101100101001真值表函数式Ai+Bi=Si

(和)Ci

(进位)逻辑图曾用符号国标符号半加器（HalfAdder）Si&AiBi=1CiΣCOSiAiBiCiHASiAiBiCi函数式2.全加器（FullAdder）两个

1位二进制数相加，考虑低位进位。

Ai+Bi

+Ci

-1(低位进位)

=Si

(和)

Ci

(向高位进位)1011---A1110---B+---低位进位100101111真值表标准与或式ABCi-1000001010011100101110111SiCiABCi-1SiCi0010100110010111---S高位进位←0卡诺图全加器（FullAdder）ABC01000111101111SiABC01000111101111Ci圈

“0

”最简与或式圈

“1

”逻辑图(a)用与门、或门和非门实现曾用符号国标符号ΣCOCISiAiBiCi-1CiFASiAiBiCi-1Ci&&&&&&&≥1111AiSiCiBiCi-1≥1(b)用与或非门和非门实现&≥1&≥1111CiSiAiBiCi-13.集成全加器TTL：74LS183CMOS：C661双全加器74LS183VCC2Ai2Bi

2Ci-12Ci2Si

VCC2A2B2CIn

2COn+12F1A1B1CIn1FGND1Ai1Bi1Ci-11Si地1Ci1234567141312111098C661VDD2Ai2Bi

2Ci-11Ci1Si

2Si

1Ci-12Ci

1Ai1Bi

VSS二、加法器（Adder）实现多位二进制数相加的电路1.4位串行进位加法器特点：电路简单，连接方便速度低=4tpdtpd

—1位全加器的平均传输延迟时间C0S0B0A0C0-1COSCIC1S1B1A1COSCIC2S2B2A2COSCIC3S3B3A3COSCI2.超前进位加法器作加法运算时，总进位信号由输入二进制数直接产生。…特点优点：速度快缺点：电路比较复杂应用举例8421BCD码→余3码逻辑结构示意图集成芯片CMOS：CC4008TTL：7428374LS283超前进位电路ΣS3ΣS2ΣS1ΣS0C3A3B3A2B2A1B1A0B0C0-1CICICICI3.2.2数值比较器（DigitalComparator）一、1位数值比较器00011011010001100010真值表函数式逻辑图—用与非门和非门实现AiBiLi

Gi

MiLi(A>B)Gi(A=B)Mi(A<B)=Ai⊙Bi

1位比较器AiBiAi&1&1&BiMiGiLi二、4位数值比较器A=A3A2A1A0A>BL=1A=BM=1A<BG=1真值表比较输入输出A3

B3A2

B2A1

B1A0B0

LGM>100=>100==>100===>100====010<001=<001==<001===<001B=B3B2B1B0LGM4位数值比较器A3B3A2B2

A1B1A0B0&&1&1&&1&1&&1&1&≥1

≥1&1&1&≥1

≥1

MLGA2A1B3A3B2B1B0≥1

A0G=(A3⊙B3)(A2⊙B2)(A1⊙B1)(A0⊙B0)4位数值比较器M=A3B3+(A3⊙B3)A2B2+(A3⊙B3)(A2⊙B2)A1B1+

(A3⊙B3)(A2⊙B2)(A1⊙B1)A0B0L=M+G1位数值比较器AiMiBiAi⊙BiAiBiLiGiAiBi&1&1&比较输入级联输入输出A3B3A2B2A1B1A0B0A<BA=BA>BFA<BFA=BFA>B>001=>001==>001===>001====001001====010010====100100<100=<100

4位集成数值比较器的真值表级联输入：供扩展使用，一般接低位芯片的比较输出，即接低位芯片的FA<B

、FA=B

、FA>B

。扩展：级联输入集成数值比较器

74LS85(TTL)两片4位数值比较器74LS85

A<BA=BA>B74LS85

A<BA=BA>BVCCA3

B2

A2

A1

B1

A0

B0B3

A<BA=BA>B

FA>BFA=BFA<B地12345678161514131211109748574LS85比较输出1→8位数值比较器低位比较结果高位比较结果

FA<B

FA=B

FA>B

FA<B

FA=BFA>BB7

A7

B6

A6

B5

A5

B4

A4B3

A3

B2

A2

B1

A1

B0

A0CMOS芯片设置A>B只是为了电路对称，不起判断作用B7

A7

B6

A6

B5

A5

B4

A4

FA<BFA=BFA>BCC14585

A<BA=BA>BB3

A3

B2

A2

B1

A1

B0

A0

FA<BFA=BFA>BCC14585

A<BA=BA>B集成数值比较器CC15485(CMOS)扩展：两片4位→8位VDDA3

B3

FA>B

FA<B

B0

A0

B1B2

A2

FA=BA>BA<BA=BA1VSS12345678161514131211109CC14585

C6631低位比较结果高位比较结果13.3编码器和译码器3.3.1编码器（Encoder）编码：用文字、符号或者数字表示特定对象的过程（用二进制代码表示不同事物）二进制编码器二—十进制编码器分类：普通编码器优先编码器2n→n10→4或Y1I1编码器Y2YmI2In代码输出信息输入编码器框图一、二进制编码器用n

位二进制代码对N=2n

个信号进行编码的电路3位二进制编码器(8线-3线)编码表函数式Y2=I4

+

I5

+

I6+

I7Y1

=I2

+

I3+

I6

+

I7Y0=I1

+

I3+

I5

+

I7输入输出

I0I7是一组互相排斥的输入变量，任何时刻只能有一个端输入有效信号。输入输出00000101001

11001011

101

1

1Y2

Y1

Y0I0I1I2I3I4I5I6I73位二进制编码器I0I1I6I7Y2Y1Y0I2I4I5I3函数式逻辑图—用或门实现—用与非门实现Y0

Y1

Y2≥1≥1≥1I7

I6

I5

I4

I3I2

I1I0

&&&Y0

Y1

Y2优先编码：允许几个信号同时输入，但只对优先级别最高的进行编码。优先顺序：I7I0编码表输入输出

I7I6

I5I4

I3

I2I1

I0Y2Y1

Y01

11101

11000

1

101000

11000000

101100000

1010000000

10010000000

1000函数式2.3位二进制优先编码器输入输出为原变量逻辑图输入输出为反变量Y2Y1Y0≥1≥1≥1&&111111111111111I7I6I5I4I3I2I1I0用4位二进制代码对0~9

十个信号进行编码的电路。1.8421BCD编码器2.8421BCD优先编码器3.集成10线-4线优先编码器（7414774LS147）三、几种常用编码1.二-十进制编码8421码余3码2421码5211码余3循环码右移循环码循环码（反射码或格雷码）ISO码ANSCII（ASCII）码二、二-十进制编码器2.其他二-十进制编码器I0I2I4I6I8I1I3I5I7I9Y0Y1Y2Y33.3.2译码器（Decoder）编码的逆过程，将二进制代码翻译为原来的含义一、二进制译码器(BinaryDecoder)

输入n位二进制代码如：2线—4线译码器3线—8线译码器4线—16线译码器A0Y0A1An-1Y1Ym-1二进制译码器……输出m个信号m=2n1.3位二进制译码器(3线–8线)真值表函数式A0Y0A1A2Y1Y73位二进制译码器…00000001

000000100000010000001000000100000010000001000000100000000000010100111001011101113线-8线译码器逻辑图000—输出低电平有效工作原理：11111101&Y7&Y6&Y5&Y4&Y3&Y2&Y1&Y0A2A2A1A1A0A0111111A2A1A0001111101110101011111101111101111100111110111011111111011011011111111011111112.集成3线–8线译码器

--74LS138引脚排列图功能示意图输入选通控制端芯片禁止工作芯片正常工作VCC地1324567816151413121110974LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y774LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY73.二进制译码器的级联两片3线–8线4线-16线Y0Y7Y8Y1574LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTA高位Y7A0

A1

A2

A3

74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTA低位Y710工作禁止有输出无输出1禁止工作无输出有输出07815三片3线-8线5线-24线（1）（2）（3）输出工

禁禁禁

工

禁禁禁

工00011011禁禁禁全为174LS138(1)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY0Y7Y774LS138(3)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY16Y7Y2374LS138(2)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY8Y7Y15A0A1A2A3A4………………1功能特点：输出端提供全部最小项电路特点：与门(原变量输出)与非门(反变量输出)4.二进制译码器的主要特点二、二-十进制译码器(Binary-CodedDecimalDecoder)将BCD

码翻译成对应的十个输出信号集成4线–10线译码器：744274LS42半导体显示(LED)液晶显示(LCD)共阳极每字段是一只发光二极管三、显示译码器数码显示器aebcfgdabcdefgR+5VYaA3A2A1A0+VCC+VCC显示译码器共阳YbYcYdYeYfYg00000000001000100101001111001001000110100010101100000110100110001001000100000—低电平驱动011100011111000000000010010000100共阴极abcdefgR+5VYaA3A2A1A0+VCC显示译码器共阴YbYcYdYeYfYg—高电平驱动00001111110000100100110000110110100110100010101100111100010011111001011001110110111011111111000011111111111011aebcfgd驱动共阴极数码管的电路—输出高电平有效YaYbYcYdYeYfYgA3A2A1A0≥1≥11≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1111●●●驱动共阳极数码管的电路A3A2A1A0YaYbYcYdYeYfYg—输出低电平有效&&1&&&&&&&&&&&&&&&&&111&1数据传输方式0110发送0110并行传送0110串行传送并-串转换：数据选择器串-并转换：数据分配器3.4数据选择器和分配器接收0110在发送端和接收端不需要数据并-串或串-并转换装置，但每位数据各占一条传输线，当传送数据位数增多时，成本较高，且很难实现。3.4.1数据选择器

(DataSelector)能够从多路数据输入中选择一路作为输出的电路一、4选1数据选择器输入数据输出数据选择控制信号A0Y4选1数据选择器D0D3D1D2A11.逻辑抽象00011011D0D1D2D3D000D0DA1

A0真值表D101D210D311Y

D1D2D32.逻辑表达式一、4选1数据选择器2.逻辑表达式3.逻辑图1&≥11YA11A0D0D1D2D300011011=D0=D1=D2=D3╳

╳

╳二、集成数据选择器1.8选1数据选择器7415174LS1517425174LS251引脚排列图功能示意图VCC地1324567816151413121110974LS151D4D5D6D7A0A1A2D3D2D1D0YYSMUXD7A2D0A0A1SYY……禁止使能10000D0

D0

D1

D1

D2

D2

D3

D3

D4

D4

D5

D5

D6

D6

D7

D7

00101001110010111011110

A2A0—地址端D7D0—数据输入端2.集成数据选择器的扩展两片8选1（74151）16选1数据选择器A2A1A0A3D15D8≥1Y1S74151(2)D7A2D0ENA0A1YY2……D7D074151(1)D7A2D0ENA0A1SYY1……低位高位0

禁止使能070D0

D7

D0

D7

1

使能禁止D8

D15

0D8

D15

0四片8选1（74151）32选1数据选择器1/274LS139SA4A3A2A1A0&Y方法1：74LS139双2线-4线译码器74151(4)D7A2D0ENA0A1S4Y374151(1)D7A2D0ENA0A1D0S1Y074151(2)D7A2D0ENA0A1S2Y174151(3)D7A2D0ENA0A1S3Y2…………D7D8D15D16D23D24D31…………11

1

1

1

07禁止禁止禁止禁止0001

1

1

0

禁止禁止禁止使能

01禁止禁止使能

禁止禁止使能

禁止禁止使能

禁止禁止禁止1011D0

D7

D8

D15

D16

D23

D24

D311

1

0

1

1

0

1

1

0

1

1

1

方法2：74LS153双4选1数据选择器（1）（2）（3）（4）输出信号00工禁禁禁01禁工禁禁10禁禁工禁11禁禁禁工方法1：四片8选1（74151）32选1数据选择器四路8位并行数据四片8选1四路1位串行数据一片4选1一路1位串行数据（电路略）真值表（使用

74LS139双2线-4线译码器）3.4.2数据分配器

(DataDemultiplexer)将

1路输入数据，根据需要分别传送到

m个输出端一、1路-4路数据分配器数据输入数据输出选择控制00011011D0000D0000D0000D&Y0&Y1&Y2&Y31A01A1DDA01路-4路数据分配器Y0Y3Y1Y2A1真值表函数式逻辑图二、集成数据分配器用

3线-8线译码器可实现

1路-8

路数据分配器数据输出

S1—数据输入（D）地址码数据输入(任选一路)S2—数据输入（D）74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY73.5用

MSI实现组合逻辑函数3.5.1

用数据选择器实现组合逻辑函数一、基本原理和步骤1.原理：选择器输出为标准与或式，含地址变量的全部最小项。例如而任何组合逻辑函数都可以表示成为最小项之和的形式，故可用数据选择器实现。4选18选12.基本步骤(1)根据n=k-1

确定数据选择器的规模和型号(n

—选择器地址码，k

—函数的变量个数)(2)写出函数的标准与或式和选择器输出信号表达式(3)对照比较确定选择器各个输入变量的表达式

(4)根据采用的数据选择器和求出的表达式画出连线图。二、应用举例[例3.5.1]用数据选择器实现函数[解](2)标准与或式(1)n=k-1=3-1=2可用4选1数据选择器74LS153数据选择器(3)确定输入变量和地址码的对应关系令A1

=A,A0=B则D0=0D1=D2=C

D3=1方法一：FABY1/2

74LS153D3D2D1D0A1A0ST1C(4)画连线图方法二：FBCY1/2

74LS153D3D2D1D0A1A0ST1A令A1

=B,A0=C二、应用举例[例3.5.1]用数据选择器实现函数[解]则

D0=0D1=D2=A

D3=1画连线图[例]用数据选择器实现函数[解](2)函数Z的标准与或式8选1(3)确定输入变量和地址码的对应关系(1)n=k-1=4-1=3若令A2=A,A1=B,A0=C(4)画连线图则D2=D3=D4=1D0=0用8选1数据选择器

74LS151ZABC1DD1D1=DY

74LS151D7D6D5D4D3D2D1D0A2A1A0S3.5.2用二进制译码器实现组合逻辑函数一、基本原理与步骤1.基本原理：二进制译码器又叫变量译码器或最小项译码器,它的输出端提供了其输入变量的全部最小项。任何一个函数都可以写成最小项之和的形式…74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY72.基本步骤(1)选择集成二进制译码器(2)写函数的标准与非-与非式(3)确认变量和输入关系[例]用集成译码器实现函数(1)三个输入变量，选3线–8线译码器

74LS138(2)函数的标准与非-与非式(4)画连线图[解]二、应用举例(4)画连线图(3)确认变量和输入关系令[解]则74LS138Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTA&ZABC1在输出端需增加一个与非门[例]

用集成译码器实现函数选3线–8线译码器74LS138[例3.5.2]试用集成译码器设计一个全加器。(1)选择译码器：[解]ΣCOCISiAiBiCi-1Ci全加器的符号如图所示选3线–8线译码器74LS138(2)写出函数的标准与非-与非式[例3.5.2]试用集成译码器设计一个全加器。[解]ΣCOCISiAiBiCi-1Ci(2)函数的标准与非-与非式选3线–8线译码器74LS13874LS138Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTA1(3)确认表达式AiBiCi-1(4)画连线图&Ci&Si3.7组合电路中的竞争冒险3.7.1竞争冒险的概念及其产生原因一、竞争冒险的概念在组合逻辑电路中，当输入信号改变状态时，输出端可能出现虚假信号—过渡干扰脉冲的现象，叫做竞争冒险。二、产生竞争冒险的原因1.原因分析&ABY0110ABY信号A、B不可能突变，需要经历一段极短的过渡时间。而门电路的传输时间也各不相同，故当A、B同时改变状态时可能在输出端产生虚假信号。2.电路举例&Y3&Y1&Y2&Y0A1B1—2位二进制译码器假设信号A

的变化规律如表中所示A

B000110111110010010000001产生干扰脉冲的时间：3.7.2消除竞争冒险的方法一、引入封锁脉冲&Y3&Y1&Y2&Y0A1B1P1ABP1二、引入选通脉冲P2P2存在的问题：对封锁脉冲和选通脉冲的宽度和产生时间有严格的要求。三、接入滤波电容CfCf导致输出波形的边沿变坏。四、修改逻辑设计增加冗余项3.7.2消除竞争冒险的方法&&&&ABCAG1G2G4G3Y&G5ABC010001111011100100例如：由于修改设计方案得当，收到了较好的效果。第三章

小结一、组合逻辑电路的特点组合逻辑电路是由各种门电路组成的没有记忆功能的电路。它的特点是任一时刻的输出信号只取决于该时刻的输入信号，而与电路原来所处的状态无关。逻辑图逻辑表达式化简真值表说明功能二、组合逻辑电路的分析方法三、组合逻辑电路的设计方法

逻辑抽象列真值表写表达式化简或变换画逻辑图[练习]写出图中所示电路的逻辑表达式，说明其功能ABY≥1≥1≥1≥1[解]1.逐级写出输出逻辑表达式2.化简3.列真值表0001101110014.功能输入信号相同时输出为1，否则为0—同或。四、常用中规模集成组合逻辑电路1.加法器：实现两组多位二进制数相加的电路。根据进位方式不同，可分为串行进位加法器和超前进位加法器。2.数值比较器：比较两组多位二进制数大小的电路。集成芯片：74LS183（TTL）、C661（CMOS）—

双全加器两片双全加器（如74LS183）四位串行进位加法器74283、74LS283（TTL）CC4008（CMOS）—

四位二进制超前进位加法器集成芯片：7485、74L85（TTL）CC14585、C663（CMOS）—

四位数值比较器3.编码器：将输入的电平信号编成二进制代码的电路。主要包括二进制编码器、二–十进制编码器和优先编码器等。4.译码器：将输入的二进制代码译成相应的电平信号。主要包括二进制译码器、二–十进制译码器和显示译码器等。集成芯片：74148、74LS148、74LS348（TTL）—

8线–3线优先编码器74147、74LS147（TTL）—

10线–4线优先编码器集成芯片：74LS138（TTL）—

3线–8线译码器（二进制译码器）7442、74LS42（TTL）—

4线–10线译码器74247、74LS247（TTL）—

共阳极显示译码器7448、74248、7449、74249等（TTL）—

共阴极显示译码器5.数据选择器：在地址码的控制下，在同一时间内从多路输入信号中选择相应的一路信号输出的电路。常用于数据传输中的并-串转换。集成芯片：74151、74LS15174251、74LS251（TTL）—

8选1数据选择器6.数据分配器：在地址码的控制下，将一路输入信号传送到多个输出端的任何一个输出端的电路。常用于数据传输中的串-并转换。集成芯片：无专用芯片，可用二进制集成译码器实现。[练习]用二-十进制编码器、译码器、发光二极管七段显示器，组成一个1数码显示电路。当09十个输入端中某一个接地时，显示相应数码。选择合适的器件，画出连线图。YaA3A2A1A0+VCC74LS48显示译码器YbYcYdYeYfYg共阴[解]1111+VCCY3Y2Y1Y074LS14710线-4线编码器I0I1I9+VCCS0S1S9……五、用中规模集成电路实现组合逻辑函数1.数据选择器：为多输入单输出的组合逻辑电路，在输入数据都为1时，它的输出表达式为地址变量的全部最小项之和，适用于实现单输出组合逻辑函数。2.二进制译码器：输出端提供了输入变量的全部最小项，而且每一个输出端对应一个最小项，因此，二进制译码器辅以门电路（与非门）后，适合用于实现单输出或多输出的组合逻辑函数。六、只读存储器（ROM）1.功能：用于存放固定不变的数据，存储内容不能随意改写。工作时，只能根据地址码读出数据。2.特点：工作可靠，断电后，数据不会丢失。3.分类：固定ROM（掩模ROM）和可编程ROM（PROM）—包括EPROM（电写入紫外线擦除）和E2PROM（电写入电擦除）。PROM都要用专用的编程器对芯片进行编程。七、竞争和冒险当门电路的两个输入信号同时向相反方向变化时，输出端可能出现干扰脉冲。消除方法：加封锁脉冲、加选通脉冲、接滤波电容、修改逻辑设计等。例1：设计一个三变量奇偶检验器。

要求:

当输入变量A、B、C中有奇数个同时为“1”时，输出为“1”，否则为“0”。用“与非”门实现。

(1)列真值表

(2)写出逻辑表达式取Y=“1”(或Y=“0”)列逻辑式取Y=“1”对应于Y=1，若输入变量为“1”，则取输入变量本身(如A)；若输入变量为“0”则取其反变量(如A)。

0000

A

B

C

Y0011010101101001101011001111(3)用“与非”门构成逻辑电路在一种组合中，各输入变量之间是“与”关系各组合之间是“或”关系ABC00100111101111由卡图诺可知，该函数不可化简。

0000

A

B

C

Y0011010101101001101011001111

(4)逻辑图YCBA01100111110&&&&&&&&10103.6只读存储器（ROM）分类掩模ROM可编程ROM（PROM—ProgrammableROM）可擦除可编程ROM（EPROM—ErasablePROM）说明:掩模ROMPROM生产过程中在掩模板控制下写入，内容固定，不能更改内容可由用户编好后写入，一经写入不能更改紫外光擦除（约二十分钟）EPROM存储数据可以更改，但改写麻烦，工作时只读EEPROM或E2PROM电擦除（几十毫秒）3.6.1ROM的结构和工作原理1.基本结构一、ROM的结构示意图地址输入数据输出—n

位地址—b

位数据A0A1An-1D0D1Db-1D0D1Db-1A0A1An-12n×bROM……………………最高位最低位2.内部结构示意图存储单元数据输出字线位线地址译码器ROM存储容量=字线数

位线数

=2nb（位）地址输入0单元1单元i

单元2n-1单元D0D1Db-1A0A1An-1W0W1WiW2n-13.逻辑结构示意图(1)中、大规模集成电路中逻辑图简化画法的约定连上且为硬连接，不能通过编程改变编程连接，可以通过编程将其断开断开ABDCABDY&ABCY≥1与门或门AY=AY=AAZ=AY=AAYA1A1YA1YZ缓冲器同相输出反相输出互补输出(2)逻辑结构示意图m0A0A