Cadence自学笔记笔记

CadenceSPB15.7快速入门OrCADCaptureCIS对元件管理更方便相对于OrCADCapture原理图元件库，某元件分成几个部分，各部分间浏览etrl+Netrl+B原理图画完之后，要对各元件自动编号，在项目管理窗口选择项目，点击toolsRCA_Octal_stack)parthasnotbeenuniquelygroup(usingacommonUser分裂元件分成几个part,并且用了多片这样的分裂元件。Cadenee搞不清楚每个2、如何删除元件库3、如何在元件库中搜索元件4、放置元件5、放置电源和地击3、十字交叉wire加入连接点方法，5、没有任何电气连接管脚处理方法2、放置任意转角的总线4、把信号连接到总线5、重复放置与总线连接的信号线3、浏览所有offpageconnector，使用技巧使用比较方便，可以查看是否确实在不同选中某个元件，并拖动的时候，连接关系还是连接的如果要切断这些连线，只键V）成黑色向下箭头，右键选pivot元件库中选择某元件optionspackagespropertities通过replacecac或者选中整个工程文件*.dsn,右键选择editobjectproperties可以选中几个表注意不同大小的电容，封装可能不一样选中某页面或者整个工程，右键选择editobjectproperties,在弹出的表格中逐个检查原理图的逻辑功能是否正确各器件之间的电气连接是否正确，对整个工对整个工程的元件进行重新编号对整个工程进行电气特性检查放置网络N放置互连线时的任意角度按住shift画线选中某个元件，并拖动的时候，连接关系还是连接的如果要切断这些连线，只元件镜像选中元件水平（快捷键H）或者垂直（快捷键V）约束驱动布线、自动布线、手工拉线可能需要调整层叠设计布线后仿真＜仿真只是验证设计经验，在高速电路板设计中，重要还是积累经验，利用经验,再用2、不盲从已有的经验，经验有正确的也有错误的，用怀疑的眼光去看待向高手学，而不是向老手学，高手和老手不是一个概念。理论支撑，理论在实践中设计中仿真，得到一个预期的性能目标。仿真不能解决一切问题，但可帮助我们快后期测试，对比仿真结果。哪些问题达到了预期结果，哪些没达到？为什么有这样下次设计中把积累的经验用上，重复这一过程，再测试，很多问题应该已经解决简化流程【cadenee软件最基本的部分】2、创建电路板机械结构尺寸层叠结构预定义学习方法：从简单的开始，把整个过程快速走一遍，先掌握流程，在已有基础上用于创建修改设计文件，是主要的设计工具。可以单独启动，也可以在工程管理器中formatsymbol、shapesymbokflashsymbol。用于检查设计数据中的错误，在设计的每一个阶段执行，可以部分修改错误。在生成AllegroConstraintManagerAllegro约束管理器，布局布线约束规则的创建、管理、评估、检查等，如各种物理间电路板信号完整性仿真工具，反射、串扰等噪声分析。布线前后都可以使用，布LogicLogicDesignAllegroDesignEntryHDL,AllegroDesignEntryCISorthird-party4ConstraintManagerDesigndataForwardECOsPhysicallayoutAllegroPCBEditorAllegroPCBRouterManufacturingOutputAllegroPCBEditorComponent，是带有零件序号(RefD是指所有板中的Allegro零件，不管其是是指出违反设计规范的位置及其相关信息是指鼠线（即讯号线未完成的联机关系）Filechangeeditor…用于切换软件组件在页面的标题栏会有提示 □匚md:Idle_Pj_R]d375.M,2400,00焊盘利用标贴焊盘设计元件封装SOLDERMASK_TOP:只定义REGULAR-PAD参数，大于Beginlayer层整面都是铺满的，在电路板制作的时候制作绢丝，再以绢丝将防焊油印制到电路板在元件焊接的时候先将干莫盖在电路板上，然后将锡膏透过钢模加在电路板上之后设置工作区尺寸Setupdrawingsize设置工作区栅格点SetupGrids画丝印层外框、无电气层外框、装配层外框画参考编号在丝印层和装配层都有参考编号参考编号在Assembly_Top层和移动、复制、删除，使用工具栏上的图标2.如何设置引脚名称，如何修改引脚布局与上一讲基本相同于引脚连接到电路板内层的电源平面或地平面>第26讲包含非电气引脚的零件制作方法如元件的安装孔Mechanicalsymbols选择需要的安装孔，或设置层叠结构Setup—Cross-SecEdit—Z-copyFind标签shape；Options标签注：执行place—Manually；手动放置元件时，采用的栅格点是该方法适用于按照功能单元进行放置元件与原理图进行交互时，需要先在DesignEntryCIS^设置使能中间工具第一步，添加某页面的元件属性有零件，点击Edit—Properties—New••创建新属性保存第二步，选择工程文件，点右侧的Setup,修改该配置文件，把配置文件中的元件属性激活，即添加在PCB板上添加room，Setup—Outlines—RoomCadence-Allergro找到room属性，编辑之Room属性会显示出来重新生成网表【选中工程文件TOOL—CreatNetlist】2、把原理图打印出来，对照原理图上的各分块，把元件一个个移动到PCB板1、模拟电路和数字电路分区放置，中间可以留一定的空隙。数字电路部分的走线，不模拟：电源运放音频接口数模转换2、PLL对噪声敏感，需要局部去耦：加emi滤波器，电源从磁珠进来，来，依次经过大电容小电容，最后从最小电容接到clock,电源走线一般加粗。3、时钟部分，总线部分远离模拟部分4、开关电源不能离运放太近，线性电源可以5、干扰对慢速器件影响小，对高速影响大，因此可以把慢速器件放到高速和干扰之地方放置最小的电容，通过过孔连接到电源层和地层；如果电容要摆几圈才能放下，注意电容值最小的在里面，大电容（储能电容）放到四个角上，尽量也近一些，大电容要setstandardvalues可以设置某层的线与线、线与焊盘、焊盘之间间距、线宽等--CoPhysicalruleset最小线宽最大线宽最如只选过孔，关键是用好右侧控制面板的网络—Apply为Net_Physical_Type添加Va布线前应该先把这些规则设置好Setup—onstraint—ConstraintAreas—勾选AreasrequireaTypeproperty-点击ADD,加属性AttachProperty,shapes..-,再点击下刚才画的再在约束管理器中，右键Select某一网络，即可只显示某一网络的鼠线添加模型库Analyze—SI/EMISim—Library—Addexistinglibrry—Addpath添加模型Analyze—SI/EMISim—Model—autos在约束管理器窗口，首先选中总线，右键一Creat—Bus..--为总线命名对高速布线，要保证信号的完整性，需要某种拓扑结构5、点击约束管理器左侧Allconstraints—User-Defined,右侧Object下的新命名右Schedule选Template,Verifyes,okFile—updateconstraintManager），5、Set—constraints--wiringVerifyScheduel选yes,okFile—updateconstraint约束管理器一Routing—WiringFromto.约束管理器一数据总线上右键选sigxplorer—setconstraints—Re两条线属于同一Xnet所有设为Local若同一总线内的，设为Global）Delta3、File—updateConstraintmanager约束管理器一数据总线上右键选sigxplorer—setconstraints—Re设为Local若同一总线内的，设为Global）【toleranee容差】设为Length，Toler2、File—updateConstraintmanager经过以上设置，当在布一条差分对的走线时，另一条会自动按照规则走线2、SetupconstraintsElectricalconstraintset—DiffPairValues—Edit—Properties—FindbynamemRatsnest_Schedulefi为powerandground.Display—Colorvisibility—Display-设置飞线颜色临时高亮，永久高亮，背景颜色等过孔在元件面积内或外【一般选择anywhere,否则有时在内部打不完，剩下的就扇出的引脚类型：电源网络、信号网络、未使用的引脚最外圈和次外圈的信号引脚可以不用过孔，删掉方式，抱紧不可时，则使用推挤方式Shovepreferred遇到障碍物时，首先可以同时拉多根线，框中几个引脚，开始拉线就会同时拉多根线型3.走线：控制线宽，修改右侧标签的线宽，只影响之后的走方法2、处于拉线命令状态时，右键一TempGroup—点击要布线的几个引脚一右键线宽设置：走线状态，右键-RouteSpaci控制线带白叉，如要更换控制线，右键—changeControlTrace点击要设的走线黄色说明只是粗略计算，意义不大，布完线显示的信息才有意义Dly+931.889,红色，右侧，说明当前走线超出约束规则最大值931.889超出时设置好差分对，走线的时候，点击差分对一个网络，另一个网络会跟随着自动走线根，两根都走完单独部分，取消singOption选项有个Viaswith2.蛇形走线方法调整时序所必须的，但对信号质量会有一定的影响3.修线因为要经过电源层或底层，会在过孔周围去掉一部分铜皮，如果走线线面的铜皮被去掉了，就会影响走线上的信号质量，这时使用这条命令，是走线避开铜皮挖空的区域，使选择class和subclass女口top层覆铜，选择Etchtop6.删除孤岛孤岛就是一块孤立的铜皮，不接任何不同网络的铜皮不能合并，静态铜皮和动态铜皮也不能合并将电源网络的连接点咼亮显示，便于分割Display—Highlight—opti分割区域，如果电压差越大，两者之间的空隙【也就是分割线的线宽】就要留得大一Edit—Splitplane—creat—选择要分割的层，女口power,--点击Creat,-割的区域设置网络名字，不要弄混路板上的元件重新编号，方便焊接，然后回注到原理图中Tools—QuickReportsShapeDynamicState用以上命令查看，如果没有更新，则要更新，更新方法setup—rawingAutosilk_Bottom显示加工时，丝印信息定位不一定准确，因此不要以丝印信息作为参考生成前，设置钻孔文件使用的参数Manufactur会保存到一个文件中，此文件会最后交付给PCB生产厂商，默认生成钻孔表，钻孔图给生产厂家片可选流程，新手可不进行这一步Setup—Areas—Photooutline在控制面板选择DisplayColorvisibility,取消所有的，只打开GeometAutoSilk_topManufacture—Artwork—右键top,Add,--命名SilkScreen_top同样方式outline，就先显示outline,在右键该film,选择matchDisplay.Manufacture—Artwork—electall吻选checkdatabasebeforeArtwork点击需要提供给PCB生产厂商的有.art.drl.rouart_para.tx谢谢于博士！于博士信号完整性研究网drill文件、图纸。中可以创建及修改Packagesymbolmechanicalsymbokformatsymb用于检查设计数据中的错误，在设计的每一个阶段执行，可以部分修复数据AllegroConstraintManger:Allegro约束管理器，布局布线约束规则的创建、管理、评估、检查等，如各种/Blind/Buried是盲孔或者埋孔/Single是表贴类焊盘；特殊的焊盘上要打一些孔的话选择是加焊层；当选中上面的某一层时，下面设置参数，表贴类的只设置正规焊盘即可，后创建一个零件库有几项是必须的，第一必须至少有一个引脚，第二每一个元件必须有它的图形边框，即轮廓线，第三必须有它的参考编号，第四至少要有一个place<3>placebound添加在Add-Rectangle在右侧PackageGeome<1>先按上节所讲建立焊盘，然后设置图纸大小，放置管脚；放置完管脚之后将中<4>然后画一个装配层的边框，与丝印层一致即可，右侧要选择Assembly_Top也op层随便中间选一个位置输入ref即可，作讲包含通孔类引脚的零件制作，零件制作向导的使用），就需要这种FLASH连接，如果内电层是正片的形式，就不需要直接添加Add-Flash上面是内径和外径，对以，大的撰孔的话可以适当的放大一些，内径与撰孔之间的距离全进入创建新的工程的时候Add-Line,右侧class为Manufacture-Dimension/Draft-Chamfer/Fillet抹平边框，前是导45度角，后面是制旋转角度；顶层与底层的互换控制Edit-Mirror，然后点击Editor-Setup-Edit,会弹出一个记事本ComponentlnstanceProps列表里面添加user-definedproperties，点击右上ImportCadenee；接下来用Place-Quickplace进行元件摆放，选中Placebyproperty/value,右侧下拉框选择讲快速布局，摆放过程中如何自动定位找到零件对噪声比较敏感，加一个EMI滤波器，对于噪声敏首先设置默认值Setup-Constraints,设置好拓展设计规则中的两个Setvalues要将与电源相连的走线设置的越宽越好；时钟走线比一般的走线要宽一些，从晶振到时线间距的设置在Setup-Constraints中拓展设计规则中的间距规则设置Setvalues；第即可；然后添加器件模型Analyze-SI/EMIsim-M开约束管理器，可以看到现在的数据线和地址线都是显示的X-Net；首先显示一个地址线的网络Displa去点击第三个引脚，右击Done,T型了；其次，回到约束管理器创建ECSet,右键点击刚选择CSe,选中CopyConstraintsFrom，取一个名字；创建好之后将剩余的地址线也ElectricalConstraintSet-AllConstraints-UserDefiSet-Constraints-Wiring,Schedule选Template,Ver器Setup-ElectricalConstraintSpreadsheet选择数据总线，右击Select;显示出来之后回到约束管理器右击数据总线点击SigXplorer,需要按照我们想要的拓补结就会与我们的拖布结构不匹配，更新回去会有红色的标记，我们可以在此做处理Set-然后设置拓补结构Set-Constraints-Wiring,Schedule选Template,VerifySchedule选线长约束设置之前设置好拓补结构，约束管理器里面Setup-ElectricalConstraintSpreaElectricalConstraintSet-AllConstraints-UserDefined找到之前设置的总线拓补结构右键单击SigXplore,Set-Constraints-PropDelay,在这里面设置线长或者是引脚到引脚是通过仿真得到的，填好之后点击右侧Add,在上面理器；回到约束管理器Net-Routing-Min/MaxPropagation,可以看到设置好约束管理器里面Setup-ElectricalConstraintSpreadsheet-ElectricalConstraintSet-；）差，通过仿真可以看到相差多少不能容忍，填好之后单击Add,Global，其它一样设置，应用OK,设置好之后File-Update所要设置的差分对的两条网络，右键Create-DifferentialPair，会自动生成一个名字，点击Create,Close就创建好了差分对；设置差分对约束规则必须先创建好对，设置差分对约束规则有三种，优先级不同，先讲优先级高的：约束管理器里面Net-一个名字应用0K，设置差分规则Setup-Constraints,下面到Assign,将该规则赋给刚才所建的差分对，右边下拉列表选中刚才所建的差分对，应点击Apply，此时电源地网络就会在PCB上面高亮显示，然后在弹出的Edit亮显示的颜色；设置完之后Display-Highlight,然后点击想要高亮显示的网络即可显示出来，默认的是虚线显示，可以设置成实线，看的更加清晰Setup-UserPreferences,左侧下拉列表选择Display,右边将display_nohilitefont勾选上即可实线显示；删除高亮显示display_drcfill勾选上即可实现填充显示；颜色设置Display-Color/Visibility；蝴蝶结的大小显示设置Setup-DrawingOptions-Displ右击可以Setup对其进行设置；然后点击该元件即可对其进行fanout；有时外电源地用另外的线宽，此时就会出现该现象，解决方法是打开约束管理器Setup-2.走线：加过孔，换层在走线的时候右侧选中过孔类型，直接双击即可，或者右击6.走线：替换走线画完一条走线之后，选中右侧Replaceetch,再次从该引脚画走线Setup-UserPreferences，左侧将allegro_dynam_timing_fixedpos选上，画线时就会固定的在右侧显示相对延时绿色，则代表布线满足最大最小线长要求，显示红色则代表超出最大最小范围要求，超出时Dly和数字靠右侧显示（正值），数字表示超出最大长度的值，单位是我们设置的数字靠左侧显示（负值），数字表示与布线约束规则最小走线长度相差多少，当满足约示与最小值之间的差值，如果与最大值相差小，则在右边显示负值，表示还有多少达到最大值，图形的中间两条竖杠表示约束规则的最小值和最大值；上面的RDly和下面显示Setup-UserPreferences，左侧下拉列表选择Etch，右侧将allegro_et之前已经设置好差分对，将其属线显示出来，走线时Route-Connect选中其走线；如果单根布完一条线，另一条也想单根布线，则保持SingleTrace走线时需要添加过孔换层，右侧Via里面可以选择过孔类型，右键单击Via单根走线之后恢复伴随走线会自动靠拢，当布线到终点的时候单击终点焊盘会自动分离，有时候到终点时不会自动分离，我们可以手动选择分离点，单击一下，然后点击终点焊盘，此时会自动分离；布差分线时，的，最重要的是等长；若果软件提供的差分模式走线不方便的话，完全可以按照普通走修线Route-Slide,点击其中一条时，另一条的一小段走线，右侧选中Viaswithsegment蛇形走线时转弯线之间的间距，即蛇形走线两条线之间的间距，点击想要蛇形走线的那条线，拉出一个框，就会自动布成蛇形走线；右侧Options里面选中Centered,蛇形走线时就会在左右两侧形成对称的走线；三种蛇形走线信号质量最好的是迷宫型的，即第二种，其次是波浪形的，再次是长成型的，空间允许的话最好用迷宫后在出现DRC错误时也会布出蛇形走线，不过会有D3.修线内电层用正片还是负片的问题，初学内电层使用正过孔内电层FLASH焊盘的问题，使用一条线，转