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文档简介

1.一位全加器实验报告实验目的要求学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。设计程序独立完成全加器的仿真。全加器由两个半加器组合而成，原理类似。半加器不考虑低位进位，但有高位进位；全加器要考虑低位的进位且该进位和求和的二进制相加，可能获得更高的进位。设计方法与原理图图1是一个一位二进制全加器电路图，由图1所示，由两个半加器和一个或门构成一个一位二进制全加器；ain,bin为全加器的输入端，cin为全加器的低位进位，sum是全加器的全加和，cout是全加器的全加进位端；从而实现一位二进制全加器。（图1）一位二进制全加器原理图实验内容按照教材上的步骤，在maxplusII上进行编辑、编译、综合、适配、仿真。说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。四、源程序libraryieee;useieee.std_logic_1164.all;entityfull_adderisport(a,b,cin:instd_logic;cout,sum:outstd_logic);endentityfull_adder;architecturefd1offull_adderiscomponenth_adderport(a,b:instd_logic;co,so:outstd_logic);endcomponent;componentor2aport(a,b:instd_logic;c:outstd_logic);endcomponent;signald,e,f:std_logic;beginu1:h_adderportmap(a=>ain,b=>bin,co=>d,so=>e);u2:h_adderportmap(a=>e,b=>cin,co=>f,so=>sum);u3:or2aportmap(a=>d,b=>f,c=>cout);endfd1;五过程性截图六、仿真结果（图2）一位二进制全加器仿真结果七、分析结果与总结由图2，本实验的目标已达成，及通过编写VHDL语言实现一个一位二进制全加器。通过图2可知，对输入量a,b,cin三者来说可以通过b的频率为cin的两倍，a的频率为b的两倍来实现输入信号。而输出波形则完全符合真值表的理论值，即s的输出为m(1,2,4,7)，cout的输出为m(3,5,6,7)。由于本实验是给定源代码，也就是说本次实验只是一个简单的验证实验，只是让我们熟悉maxplusII的操作环境与这个软件的使用方法。在实验中，还出现过这样的问题：输出波形出现很多毛刺，比对输入也有延迟。后来知道这只是因为maxplusII原本就是按照元

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