门电D触发器与8位计数器的设计

数字逻辑课程实验报告实验名称门电D触发器与8位计数器的设计实验人姓名同组人姓名 实验时间 成 绩 、实验内容带复位的D触发器（边沿触发）；8位计数器的设计；（具有异步清0和同步计数功能）、实验原理带复位的D触发器（边沿触发）系统输入输出确定3个输入reset、d、elk（脉冲），2个输出q、qb2.真值表resetdclkqqb00上升沿0110上升沿0111上升沿10电路图VHDL程序源代码LIBRARYieee;useieee.std_logic_1164.all;entityDCFisport(clk,d:instd_logic;reset:instd_logic;q,qb:outstd_logic);endDcf;architecturertlofDefisbeginprocess(clk)beginif(clk'eventandclk='1')thenif(reset='0')thenq〈='O'；qb〈='l';elseq<=d;qb<=notd;endif;endif;endprocess;endrtl;8位计数器的设计1、 系统输入输出确定4个输入clk,r,s,en,1个输出co,q即可作为输入也可以是输出。2、 真值表r1000sd100elkd上升沿上升沿dendd10q000计数加1q100q200q300保持不变q400q500q600q7003、电路图4、VHDL程序源代码LIBRARYieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityjsqisport(clk,r,s,en:instd_logic;co:outstd_logic;q:bufferstd_logic_vector(7downto0));endjsq;architecturertlofjsqisbeginprocess(clk,r)beginif(r二’l')thenq〈=(others=>'0');elsif(clk'eventandclk='1')thenif(s='1')thenq〈=(others=>'0');elsif(en='l')thenq〈=q+l；elseq<=q；endif;endif;

endprocess;co〈二T'whenq="111111111"anden='1'else'O';endrtl;三、测试及分析D触发器仿真波形qbresetqbreset8位计数器仿真波形elkrB1B1sB011enB01qB000000C00000000 X00000001X00000010X00000011X00000100X00000101X00000110X00000111X00001000X0000100-q[7]B0-q[6]B0-q[5]B0-q[4]B0-q[3]Ei0-q[2]Ei01ii-q[l]Ei0111-q[0]B011111111coB0