为何通用型处理器具有单位成本很低

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Collector:Liang-BiChenProgress:CH2Date:Mar13,200710/12/2023Ch2為何通用型處理器具有單位成本很低,技術很優良,開發者可以減少大量的time-to-market的時間,這樣是否代表客製化的處理器市場將面對很大的壓力?10/12/20232AmethodologyforthedesignofAHBbusmasterwrappersCh2(CH2.6)我們要怎麼知道從哪個地方下手去optimizesingle-processor?Flip-flop有所謂edge-triggered的特性，而edge-triggered又可分為rising-edge-triggered和falling-edge-triggered想問說這兩種在實現上(電路設計)是否有所不同？還有就是在實際運用上是否有差別？例如說哪方面的設計用rising-edge-triggered會比falling-edge-triggered好)10/12/20233AmethodologyforthedesignofAHBbusmasterwrappersCh2課本p38頁的figure2.8(b)其中next-stateandcontrollogic有一個output到datapath的register和functionalunits是代表說這個output會影響到這兩個（register和functionalunits）的輸出嗎？那這樣的影響跟register和functionalunits兩者互相的輸出輸入有什麼差異？……aviewinsidethecontrolleranddatapathcontrollerdatapath……stateregisternext-stateandcontrollogicregistersfunctionalunits10/12/20234AmethodologyforthedesignofAHBbusmasterwrappersCh2同步清除、非同步清除的各別的特色好壞，

課本是說clearcontrollinesareasynchronous

p.36

但synchronous電路控制上不是比較容易嗎?10/12/20235AmethodologyforthedesignofAHBbusmasterwrappersCh2AboutthereasonandexampleforstartingwithanFSMDbutnotprogramwhichisdescribedin2.5(pg44),thesendersend4bitsatatime,shouldnotthatistheresponsibilityforthesendertosendtheansweratonetime?Ifthatso,thennobridgeisneeded.

ProblemSpecificationBridgeAsingle-purposeprocessorthatconvertstwo4-bitinputs,arrivingoneatatimeoverdata_inalongwithardy_inpulse,intoone8-bitoutputondata_outalongwithardy_outpulse.Senderdata_in(4)rdy_inrdy_outdata_out(8)ReceiverclockFSMDWaitFirst4RecFirst4Startdata_lo=data_inWaitSecond4rdy_in=1rdy_in=0RecFirst4Endrdy_in=1RecSecond4Startdata_hi=data_inRecSecond4Endrdy_in=1rdy_in=0rdy_in=1rdy_in=0Send8Startdata_out=data_hi&data_lordy_out=1Send8Endrdy_out=0Bridgerdy_in=0Inputsrdy_in:bit;data_in:bit[4];Outputsrdy_out:bit;data_out:bit[8]Variablesdata_lo,data_hi:bit[4];10/12/20236AmethodologyforthedesignofAHBbusmasterwrappersCh2(Ch2.6OptimizingCustomSingle-PurposeProcessors)Optimize的processes最出是從OptimizingtheOriginalProgram開始，我們要如何知道Program是Optimize以及最後的FSM是Optimize。在演算法的課程我們知道當問題比較大的時候可以用Transformation到其他已經證明出為Optimize的問題上。那像Figure2.9GCD可以再簡化其algorithm?GCD(a)black-boxviewx_iy_id_ogo_i0:intx,y;1:while(1){2:while(!go_i);3:x=x_i;4:y=y_i;5:while(x!=y){6:if(x<y)7:y=y-x;else8:x=x-y;}9:d_o=x;}y=y-x7:x=x-y8:6-J:x!=y5:!(x!=y)x<y!(x<y)6:5-J:1:1!1x=x_i3:y=y_i4:2:2-J:!go_i!(!go_i)d_o=x1-J:9:(c)statediagram10/12/20237AmethodologyforthedesignofAHBbusmasterwrappersCh2在FSMD上，conditionstateandjoinstate，兩者皆無動作。不過視conditionstate為一種判斷式，但joinstate確看不出有何功能在?如fig2.10(b),為何不在loop-body-statement之後直接forward到conditionstate做下一次的判斷，而非要經過一個沒有任何動作的joinstate?如fig2.8(c),在c1,c2,c3stmts之後，為何不能直接nextstatement而非要先經過joinstate呢?Loopstatementwhile(cond){loop-body-statements}nextstatementloop-body-statementscondnextstatement!condJ:C:

Branchstatementif(c1)

c1stmtselseifc2c2stmtselseotherstmtsnextstatementc1c2stmts!c1*c2!c1*!c2nextstatementothersc1stmtsJ:C:(b)(c)10/12/20238AmethodologyforthedesignofAHBbusmasterwrappersEmbeddedSystemCourse

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Collector:Liang-BiChenProgress:CH3Date:Mar13,200710/12/2023Ch31)請問管線技術如果在一些需要較長的執行時間的指令時是不是就無法發揮了?2)有關於定址模式,是不是如果資料大小很小時,就直接使用immediate或是register-direct來提高效能?10/12/202310AmethodologyforthedesignofAHBbusmasterwrappersCh3Memoryarchitecture分成Harvard跟Princeton兩種架構,書上提到大部分的機器都用Princeton架構,是使用起來因為比較簡單方便嗎?Harvard除了可以同時讀取指令跟資料外,還有其他的優點嗎?10/12/202311AmethodologyforthedesignofAHBbusmasterwrappersCh3在Figure3.2的部份提到Harvard跟Princeton兩種memoryarchitectures，在大部分的機器都使用Princetonarchitecture，而快取記憶體的部份又提到它分成I-cache與D-cache，這不就是Harvardarchitecture，那在一般的機器裡面應該同時存在一般記憶體跟快取記憶體，那意思是說這兩種架構也可以並存嗎？ProcessorProgrammemoryDatamemoryProcessorMemory(programanddata)HarvardPrinceton10/12/202312AmethodologyforthedesignofAHBbusmasterwrappersCh3關於課本第3.7章的selectingamicroprocessor，比較performance，課本是以Dhrystone的執行次數或者MIPS為評定依據，但就MIPS來說，以每秒幾百萬個instruction來評量效能的話，不同class的instruction可能會有不同的clockcycle數，又不同機器上的