实验一：移位寄存器

EDA与SOPC基础一一实验一：通用移位寄存器的设计一、实验目的：学习使用QuartusII软件完成时序逻辑电路的设计，掌握通用移位寄存器的基本设计方法。二、实验内容：用VHDL设计一个多功能通用移位寄存器，要求具有同步置位(load)、异步复位(clr)、无符号数左移(sel=11)、无符号数右移(sel=10)、循环左移(sel=01)、循环右移(sel=00)等六项基本功能。结合UP-SOPC1000实验系统，通过QuartusII软件对其进行仿真和硬件测试。三、实验步骤：1.完成同步加载以及异步复位功能。2.当输入sel=11时实现无符号左移功能。3.当输入sel=10时实现无符号右移功能。4.当输入sel=01时实现循环左移功能。5.当输入sel=00时实现循环右移功能。6.利用QuartusII软件对所写程序进行时序仿真与分析最后完成管脚琐定及在线编程。四、VHDL语言程序设计library

ieee;

use

ieee.std_logic_1164.all;

use

ieee.std_logic_arith.all;

entity

shift

is---定义实体名为shift

port

(clk,load,clr:

in

bit;---定义输入输出端口

date_in:

in

std_logic_vector(3

downto

0);

set:

in

std_logic_vector(1

downto

0);

date_out:

out

std_logic_vector(3

downto

0));

end

entity;

architecture

one

of

shift

is---定义结构体名为one

signal

date

:std_logic_vector(3

downto

0);

begin

process(clk,clr,set,date_in,load)---进程的开始，主程序部分

begin

if

clr

=

'1'

then

date

<=

"0000";

elsif

clk'event

and

clk

=

'1'

then

if

load='1'

then

date

<=

date_in;

else

case

set

is

when

"11"

=>

date

<=

date(2

downto

0)

&

'0'

;---无符号左移

when

"10"

=>

date

<=

'0'

&

date(3

downto

1)

;---无符号右移

when

"01"

=>

date

<=

date(2

downto

0)

&

date(3)

;---循环左移

when

"00"

=>

date

<=

date(0)

&

date(3

downto

1)

;---循环右移

when

others

=>

date

<=

"0000";

end

case;

end

if;

end

if;

date_out

<=

date;---输出数据

end

process;

end

one;五、顶层电路框图及时序波形图六、引脚说明以及波形分析根据要求，程序中clr是具有异步复位功能，当为1时对系统进行复位，其优先级最高；Load是同步置位功能，当时钟上升沿来临时若此时load=1,则输出当前值；Clk是时钟信号，上升沿有效；Sel为选通信号，取值范围sel={00,01,10,11}分别对应循环右移，循环左移，无符号右移和无符号左移；从波形图中可以看出，在异步复位信号clr为1的期间，系统处于复位状态，输出一直为0；在异步复位信号为0以及同步置位信号load为1期间，也就是第三个上升沿之时，系统输出当前的状态dat