时序逻辑电路的分析与设计方法

第7章时序逻辑电路的分析与设计方法7.1时序逻辑电路概述7.4存放器和双向存放器7.2时序逻辑电路的分析方法7.3时序逻辑电路的设计方法7.5计数器7.6序列信号发生器退出7.1时序逻辑电路概述1、时序电路的特点时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。2、时序电路逻辑功能的表示方法时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。逻辑表达式有：输出方程状态方程激励方程3、时序电路的分类〔1〕根据时钟分类同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。〔2〕根据输出分类米利型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。穆尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。电路图时钟方程、驱动方程和输出方程状态方程状态图、状态表或时序图判断电路逻辑功能12357.2时序逻辑电路的分析方法时序电路的分析步骤：计算4例时钟方程：输出方程：输出仅与电路现态有关，为穆尔型时序电路。同步时序电路的时钟方程可省去不写。驱动方程：1写方程式2求状态方程JK触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：3计算、列状态表000001010011100101110111001011101111000010100110000011004画状态图、时序图状态图5电路功能时序图有效循环的6个状态分别是0～5这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即：000→001→011→111→110→100→000→…所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y＝1。例输出方程：输出与输入有关，为米利型时序电路。同步时序电路，时钟方程省去。驱动方程：1写方程式2求状态方程T触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：3计算、列状态表45电路功能由状态图可以看出，当输入X

＝0时，在时钟脉冲CP的作用下，电路的4个状态按递增规律循环变化，即：00→01→10→11→00→…当X＝1时，在时钟脉冲CP的作用下，电路的4个状态按递减规律循环变化，即：00→11→10→01→00→…可见，该电路既具有递增计数功能，又具有递减计数功能，是一个2位二进制同步可逆计数器。画状态图时序图例电路没有单独的输出，为穆尔型时序电路。异步时序电路，时钟方程：驱动方程：1写方程式2求状态方程D触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：3计算、列状态表45电路功能由状态图可以看出，在时钟脉冲CP的作用下，电路的8个状态按递减规律循环变化，即：000→111→110→101→100→011→010→001→000→…电路具有递减计数功能，是一个3位二进制异步减法计数器。画状态图、时序图设计要求原始状态图最简状态图画电路图检查电路能否自启动12467.3时序逻辑电路的设计方法时序电路的设计步骤：选触发器，求时钟、输出、状态、驱动方程5状态分配3化简例1建立原始状态图设计一个按自然态序变化的7进制同步加法计数器，计数规那么为逢七进益，产生一个进位输出。状态化简2状态分配3已经最简。已是二进制状态。4选触发器，求时钟、输出、状态、驱动方程因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。由于要求采用同步方案，故时钟方程为：输出方程：状态方程不化简，以便使之与JK触发器的特性方程的形式一致。比较，得驱动方程：电路图5检查电路能否自启动6将无效状态111代入状态方程计算：可见111的次态为有效状态000，电路能够自启动。设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如：输入X输入Y 000000001000110例1建立原始状态图S0S1S2S3设电路开始处于初始状态为S0。第一次输入1时，由状态S0转入状态S1，并输出0；1/0X/Y假设继续输入1，由状态S1转入状态S2，并输出0；1/0如果仍接着输入1，由状态S2转入状态S3，并输出1；1/1此后假设继续输入1，电路仍停留在状态S3，并输出1。1/1电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。0/00/00/00/0原始状态图中，但凡在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。状态化简2状态分配3所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。S0=00S1=01S2=104选触发器，求时钟、输出、状态、驱动方程选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取：输出方程状态方程比较，得驱动方程：电路图5检查电路能否自启动6将无效状态11代入输出方程和状态方程计算：电路能够自启动。例设计一个异步时序电路，要求如右图所示状态图。4选触发器，求时钟、输出、状态、驱动方程选用3个CP上升沿触发的D触发器，分别用FF0、FF1、FF2表示。输出方程次态卡诺图时钟方程：FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个根本原那么：在满足翻转要求的条件下，触发沿越少越好。FF1在t2、t4时刻翻转，可选Q0。FF2在t4、t6时刻翻转，可选Q0。电路图5检查电路能否自启动6将无效状态110、111代入输出方程和状态方程计算：电路能够自启动。特性方程：7.4存放器和移位存放器7.4.1存放器 存放器用于存放一组二值代码，一个触发器能存储一位二值代码，所以用n个触发器组成的存放器能储存一组n位二值代码。 图7-4-1所示是由边沿D触发器组成的4位存放器74LS175的逻辑电路图，其输出状态仅取决于CP上升沿到达时刻的输入状态。图7-4-174LS175的逻辑图7.4.2锁存器 由同步D触发器组成的存放器，称为锁存器。图7-4-2所示是双二位锁存器74LS75的逻辑电路图。图7-4-274LS75的逻辑图 7.4.3移位存放器 移位存放器不但具有存放器的功能——可以暂存数码，还可以在移位脉冲的作用下数码依次左移或右移。无论左移还是右移都是相对于电路结构而言的。1.单向移存器 图7-4-3所示为由4个边沿D触发器组成的移位存放器。图7-4-3D触发器组成的移位存放器2.双向移存器 移存器不仅能进行单方向移动，通过控制信号，既能左移又能右移，构成双向移存器。7.5计数器7.5.1计数器的分类 计数器在数字系统中应用十分广泛，不仅能统计输入脉冲的个数，还可以用作分频、定时、产生节拍脉冲等等。 计数器种类很多，如果按时钟信号的触发方式分类，可分为同步计数器和异步计数器两大类；如果按计数器中计数值的变化趋势来分类，可分为加法计数器和减法计数器。随着计数脉冲的输入，计数值既可以增加又可以减少的计数器称为可逆计数器；如果按计数器中数字的编码方式分类，可分成二进制计数器、二—十进制计数器〔如8421BCD码十进制计数器〕、循环码计数器等；如果按能计数的最大值来区分，又有七进制计数器、六十进制计数器等等。7.5.2同步计数器 目前常用的同步计数器芯片主要为二进制和十进制计数器。1.4位同步二进制加法计数器2.同步十进制加法计数器3.同步可逆计数器7.5.3异步计数器1.异步二进制计数器 异步计数器在做加1计数时采取从低位到高位逐位进位的方式工作，如果使用下降沿触发的T′触发器组成计数器，只需将低位触发器的Q端接至高位触发器的时钟输入端就行了。2.异步十进制计数器7.5.4移位存放器型计数器1.环形计数器2.扭环形计数器 〔约翰逊计数器〕7.6序列信号发生器7.6.1序列信号的根本概念 序列信号是按照一定的顺序排列的周期性的串行二进制码，常用作数字系统的同步信号或地址码，也可以作为可编程逻辑电路的控制信号。7.6.2序列信号发生器1.最大循环长度序列码发生器 〔M=2n〕2.任意循环长度序列码发生器 〔M＜2n〕3.最长线性序列发生器〔M=2n－1〕 假设移存器的反响函数为异或函数，其输出称为线性脉冲序列，称这种异或反响式移存器为线性序列发生器，如图5-5-3所示。图7-6-3线性序列发生器示意图本节小结： 时序电路的特点是：在任何时刻的输出不仅和输入有关，而且还决定于电路原来的状态。为了