EDA课程设计数字钟

PAGEPAGE2北华航天工业学院《EDA技术综合设计》课程设计报告报告题目：利用VHDL语言进行数字钟的设计作者所在系部：电子工程系作者所在专业：自动化作者所在班级：B08221作者姓名：刘一霖指导教师姓名：崔瑞雪完成时间：2010-11-30内容摘要（重写摘要）设计一个数字钟：要求：1、具有时，分，秒，计数显示功能，以24小时循环计时。2、具有清零，调节小时、分钟功能。3、具有整点报时功能，整点报时的同时LED灯花样显示。原理：在同一芯片EPF10K10上集成了如下电路模块：1．时钟计数： 秒——60进制BCD码计数，分——60进制BCD码计数，时——24进制BCD码计数，同时整个计数器有清零，调分，调时功能，在接近整数时间能提供报时信号。2．具有驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出。3．蜂鸣器在整点时有报时驱动信号产生。4．LED灯在整点时有花样显示信号产生。关键词：EDA、可编程逻辑器件、计数器、译码器

目录(页码不对)一．概述5二．各模块设计5⒈秒计数器5⒉分计数器7⒊小时计数器8⒋报警模块9⒌时间数据扫描分时选择模块文本12⒍译码器13⒎程序下载及硬件调试15三．心的体会15课程设计任务书课题名称数字钟完成时间11月30指导教师崔瑞雪职称副教授学生姓名刘一霖班级B08221总体设计要求和技术要点要求：1、具有时，分，秒，计数显示功能，以24小时循环计时。2、具有清零，调节小时、分钟功能。3、具有整点报时功能，整点报时的同时LED灯花样显示。原理：在同一芯片EPF10K10上集成了如下电路模块：1．时钟计数：秒——60进制BCD码计数，分——60进制BCD码计数，时——24进制BCD码计数，同时整个计数器有清零，调分，调时功能，在接近整数时间能提供报时信号。2．具有驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出。3．蜂鸣器在整点时有报时驱动信号产生。4．LED灯在整点时有花样显示信号产生。工作内容及时间进度安排⒈各种进制的计数及时钟控制模块（10进制、6进制、24进制）的设计。⒉扫描分时显示、译码模块;。⒊彩灯、扬声器编码模块。课程设计成果1．能熟练使用maxpulas-Ⅱ进行程序设计2．用VHDL编写数字钟程序一．概述：设计一个数字钟。要求：1、具有时，分，秒，计数显示功能，以24小时循环计时。2、具有清零，调节小时、分钟功能。3、具有整点报时功能，整点报时的同时LED灯花样显示。原理：在同一芯片EPF10K10上集成了如下电路模块：1．时钟计数： 秒——60进制BCD码计数，分——60进制BCD码计数，时——24进制BCD码计数，同时整个计数器有清零，调分，调时功能，在接近整数时间能提供报时信号。2．具有驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出。3．蜂鸣器在整点时有报时驱动信号产生。4．LED灯在整点时有花样显示信号产生。二．各模块设计⒈秒计数器模块：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitysecondisport(clk,reset,setmin:instd_logic;enmin:outstd_logic;qh:bufferstd_logic_vector(2downto0);ql:bufferstd_logic_vector(3downto0));endsecond;architecturefunofsecondissignalenmin_1,enmin_2:std_logic;beginenmin_2<=(setminandclk);enmin<=(enmin_1orenmin_2);process(clk,reset,setmin)beginif(reset='0')thenql<="0000";qh<="000";elsif(clk'eventandclk='1')thenIf(ql=9)thenql<="0000";if(qh=5)thenqh<="000";enmin_1<='1';elseqh<=qh+1;endif;elseql<=ql+1;enmin_1<='0'after100ns;endif;endif;endprocess;endfun;⒉分计数器模块： libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityminuteisport(clk,clk1,reset,sethour:instd_logic;enhour:outstd_logic;qh:bufferstd_logic_vector(2downto0);ql:bufferstd_logic_vector(3downto0));endentity;architecturefunofminuteissignalenhour_1,enhour_2:std_logic;beginenhour_2<=(sethourandclk1);enhour<=(enhour_1orenhour_2);process(clk,reset,sethour)beginif(reset='0')thenqh<="000";ql<="0000";elsif(clk'eventandclk='1')thenIf(ql=9)thenql<="0000";if(qh=5)thenqh<="000";enhour_1<='1';elseqh<=qh+1;endif;elseql<=ql+1;enhour_1<='0'after10ns;endif;endif;endprocess;endfun;⒊小时计数器模块： libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entityhourisport(clk,reset:instd_logic;qh:bufferstd_logic_vector(1downto0);ql:bufferstd_logic_vector(3downto0));endentityhour;architecturefunofhourisbeginprocess(clk,reset)beginif(reset='0')thenqh<="00";ql<="0000";elsif(clk'eventandclk='1')thenif(qh=2andql=3)thenqh<="00";ql<="0000";elsif(ql=9)thenql<="0000";qh<=qh+1;elseql<=ql+1;endif;endif;endprocess;endfun;⒋报警模块：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityalert1isport(clk:instd_logic;speak:outstd_logic;dain1:instd_logic_vector(2downto0);dain2:instd_logic_vector(3downto0);lamp:outstd_logic_vector(2downto0));endalert1;architecturefunofalert1issignalcount:std_logic_vector(1downto0);signalcount1:std_logic_vector(1downto0);beginprocess(clk)beginspeak<=count1(1);if(clk'eventandclk='1')thenif(dain2="0000"anddain1="000")thenif(count1>="10")thencount1<="00";elsecount1<=count1+1;endif;endif;endif;endprocess;process(clk)beginif(clk'eventandclk='1')thenif(dain2="0000"anddain1="000")thenif(count<="10")thenif(count="00")thenlamp<="001";elsif(count="01")thenlamp<="011";elsif(count="10")thenlamp<="111";endif;count<=count+1;elsecount<="00";endif;endif;endif;endprocess;endfun;⒌时间数据扫描分时选择模块文本： libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityseltimeis port(clk1,reset:instd_logic;dp:outstd_logic;daout:outstd_logic_vector(3downto0);sel:bufferstd_logic_vector(2downto0);sec1,min1,hou1:instd_logic_vector(3downto0);sec2,min2:instd_logic_vector(2downto0);hou2:instd_logic_vector(1downto0));endseltime;architecturefunofseltimeisbeginprocess(clk1,reset)beginif(reset='0')thensel<="000";elsif(clk1'eventandclk1='1')thenif(sel>="101")thensel<="000";elsesel<=sel+1;endif;endif;caseseliswhen"000"=>daout<=sec1;dp<='0';when"001"=>daout(2downto0)<=sec2;daout(3)<='0';dp<='0';when"010"=>daout<=min1;dp<='1';when"011"=>daout(2downto0)<=min2;daout(3)<='0';dp<='0';when"100"=>daout<=hou1;dp<='1';whenothers=>daout(3downto2)<="00";daout(1downto0)<=hou2;dp<='0';endcase;endprocess;endfun;⒎译码器文本libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitydeledisport(num:instd_logic_vector(3downto0);led:outstd_logic_vector(6downto0));enddeled;architecturefunofdeledisbegin--abcdefgwithnumselectled<="1111110"when"0000","0110000"when"0001","1101101"when"0010","1111001"when"0011", "0110011"when"0100","1011011"when"0101", "1011111"when"0110","1110000"when"0111","1111111"when"1000","1111011"when"1001","0000000"whenothers;endfun;三．程序下载及硬件调试将编译仿真好的文件现在到实验箱上的F