半导体先进封装设备行业市场前景及投资研究报告：枕戈待旦蓄势待发

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行业专题研究2024年02月20日专用设备半导体先进封装专题：枕戈待旦，蓄势待发！摘要封测是半导体产业链重要一环：封装技术分为传统封装和先进封装，两种技术之间不存在明确的替代关系。✓

传统封装：具有性价比高、产品通用性强、使用成本低、应用领域广等优点；✓

先进封装：主要是采用键合互连并利用封装基板来实现的封装技术，应用先进的设计思路和先进的集成工艺，对芯片进行封装级重构，并且能有效提升系统高功能密度的封装，主要包括倒装芯片封装、晶圆级封装、2.5D封装、3D封装等。根据Yole预测，全球先进封装市场规模2026年或达482亿美元，2021-2026年的CAGR约8%，将为全球封测市场贡献主要增量。先进封装四要素：RDL、TSV、Bump、Wafer✓

具备其中任意一个要素都可以称为先进封装；其中在先进封装的四要素中，RDL起着XY平面电气延伸的作用，TSV起着Z轴电气延伸的作用，Bump起着界面互联和应力缓冲的作用，Wafer则作为集成电路的载体以及RDL和TSV的介质和载体。晶圆级封装：Fan-in

&

Fan-out

&

技术延展✓

晶圆级封装是指晶圆切割前工艺，所有工艺都是在晶圆上进行加工，晶圆级封装五项基本工艺包括光刻（Photolithography）、溅射（Sputtering）、电镀（Electroplating）、光刻胶去胶（PR

Stripping）和金属刻蚀（Metal

Etching）。2.5D/3D封装：✓

2.5D封装：集成密度超过2D但达不到3D，先进封装领域特指采用了中介层（interposer）集成方式，中介层目前多采用硅材料（成熟工艺和高密度互连特性）；高密度互联时，TSV几乎是不可缺少的，中介层TSV被称为2.5TSV。✓

3D封装：指芯片通过TSV直接进行高密度互连，芯片上直接生产的TSV被称为3DTSV。芯片相互靠得很近，延迟会更少，此外互连长度的缩短，能减少相关寄生效应，使器件以更高频率运行，从而转化为性能改进，并更大程度的降低成本。相关标的：芯源微（涂胶显影湿法设备键合机），中微公司（刻蚀设备），拓荆科技（键合设备），芯碁微装（直写光刻），华海清科（CMP），新益昌（固晶机）等。风险提示：行业技术进步风险、偿债风险、原材料供应及价格变动风险等。21封装行业：中国半导体强势环节，先进封装正逢其时31.1.

封测（封装测试）：半导体产业链不可或缺的环节

封测是半导体产业链重要一环：集成电路产业链可以分为IC设计、晶圆制造（也称前道工艺）、封装测试（也称后道工艺）三个核心环节，以及EDA/IP、半导体设备、半导体材料等三个支撑环节。集成电路封装测试是集成电路产业链中不可或缺的环节，一直伴随着集成电路芯片技术的不断发展而变化。

封装主要是指安装集成电路芯片外壳的过程：包括将制备合格的芯片、元件等装配到载体上，采用适当的连接技术形成电气连接，安装外壳，构成有效组件的整个过程。安装集成电路芯片（元件）的外壳时，可以采用塑料、金属、陶瓷、玻璃等材料，通过特定的工艺将芯片（元件）包封起来，使得集成电路在工作环境和条件下能稳定、可靠地工作。

半导体封装主要有机械保护、电气连接、机械连接和散热四个作用：半导体封装的主要作用是通过将芯片和器件密封在环氧树脂模塑料（EMC）等封装材料中，保护它们免受物理性和化学性损坏。随着芯片技术的发展，封装又有了新的作用，如功能集成和系统测试等。图：半导体制作流程与半导体行业划分图：晶圆和印刷电路板特征尺寸的变化情况资料：SK海力士官网，广州市半导体协会《2022年中国集成电路封测产业白皮书》，天风证券研究所41.2.

先进封装

vs.

传统封装

封装技术分为传统封装和先进封装：业界以是否采用焊线来区分，两种技术之间不存在明确的替代关系；传统封装具有性价比高、产品通用性强、使用成本低、应用领域广的优点。

传统封装：主要是指先将晶圆切割成单个芯片再进行封装的工艺，利用引线框架作为载体，采用引线键合互连的形式进行封装，主要包括DIP、SOP、SOT、TO、QFP等封装形式。

先进封装：主要是采用键合互连并利用封装基板来实现的封装技术，应用先进的设计思路和先进的集成工艺，对芯片进行封装级重构，并且能有效提升系统高功能密度的封装，主要包括倒装芯片（FlipChip，FC）封装、晶圆级封装（Wafer

LevelPackage，WLP）、2.5D封装、3D封装等。2019-2029先进封装路线1970-2050半导体封装路线资料：恩纳基官网，shunlongwei官网，Yole，广州市半导体协会《2022年中国集成电路封测产业白皮书》，天风证券研究所51.3.1.

先进封装：增加芯片功能拓展性+功能/连接/堆叠多样化

先进封装增加芯片功能拓展性：•

功能密度的提升：先进封装在功能相同的情况下，可以减少空间占用；•

缩短互连长度：先进封装将互联长度从传统封装（引线和引脚）毫米级缩短至微米级，使得性能和功耗都得以提升；•

实现系统重构：电子系统的构建亦可以在芯片级基板级进行，在封装内部即可实现所谓系统级封装。

先进封装发展趋势：•

功能多样化：封装对象从最初的单裸片向多裸片发展，一个封装下可能有多种不同功能的裸片；•

连接多样化：封装下的内部互连技术不断多样化，从凸块（Bumping）到嵌入式互连，连接的密度不断提升；•

堆叠多样化：器件排列已经从平面逐渐走向立体，通过组合不同的互连方式构建丰富的堆叠拓扑。先进封装技术的发展延伸和拓展了封装的概念，从晶圆到系统均可用“封装”描述集成化的处理工艺。先进封装发展路线图先进封装主流企业资料：Yole，天风证券研究所61.3.2.

先进封装：产业规模持续扩大，全球先进封装2026年或达482亿美元

全球封测产业市场规模：根据集微咨询预测，2022年全球封装测试市场规模为815亿美元左右，汽车电子、人工智能、数据中心等应用领域的快速发展将推动全球封测市场持续高走，预计到2026年将达到961亿美元。

传统封装市场规模：汽车、消费电子、工业应用中大量的模拟芯片、功率器件、分立器件、MCU等核心芯片对于小型化和高度集成化的要求较低，对于可靠性和稳定性的要求较高；因此这些关键终端领域将在未来较长时间内仍将延续这一趋势。根据Yole统计，2022年，全球传统封装市场规模约为430亿美元，传统封装市场规模仍大于先进封装市场规模，并且在2021-2026年的CAGR=2.3%，保持稳定增长。2017-2026年全球集成电路封装测试业规模及增长率2019-2026年全球集成电路先进封装市场规模600500400300200100016%14%12%10%8%12001000800600400200025%20%15%10%5%961943899822815777675

6775605336%4%2%2903043503784084414754820%0%2019

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2026E全球先进封装市场规模（亿美元）2017

2018

2019

2020

2021

2022

2023E2024E2025E2026E全球封测产业规模（亿美元）

YoY（%）YoY资料：Yole，集微咨询，广州市半导体协会《2022年中国集成电路封测产业白皮书》，天风证券研究所71.3.2.

先进封装：产业规模持续扩大，全球先进封装2026年或达482亿美元

先进封装市场规模：高端消费电子、人工智能、数据中心等快速发展的应用领域则是大量依赖先进封装，故先进封装的成长性要显著好于传统封装，其占封测市场的比重预计将持续提高；根据Yole预测，全球先进封装市场规模2026年或达482亿美元，2021-2026年的CAGR约8%，将为全球封测市场贡献主要增量。

先进封装应用领域：根据目前国际OSAT产线布局及业务情况，预计2020-2026年2.5/3D堆叠、压基板ED封装和扇出型封装的平均年复合增长率较大，分别为24%、25%和15%。未来部分封装技术在特定领域将会有进一步的渗透和发展，比如FO封装在手机、汽车、网络等领域会有较大增量空间；2.5D/3D封装在AI、HPC、数据中心、CIS、MEMS传感器等领域有较大增量空间。终端应用对先进封装的需求资料：Yole，集微咨询，广州市半导体协会《2022年中国集成电路封测产业白皮书》，天风证券研究所81.3.2.

先进封装：产业规模持续扩大，全球先进封装2026年或达482亿美元

先进封装占比逐步提升：未来先进封装技术在整个封装市场的占比正在逐步提升，3D封装、扇型封装（FOWLP/PLP）、微间距焊线技术，以及系统级封装（SiP）等技术的发展成为延续摩尔定律的重要途径。

2022年，全球先进封装市场份额约为47.2%。由于先进封装市场增速超过行业平均，整个半导体市场中的先进封装占比不断增加，预计到2026年将超过50%的市场份额。2014-2026年全球封装市场结构2019-2026年全球集成电路先进封装市场规模（亿美元）100%90%80%70%60%50%40%30%20%10%0%60050040030020010002019202020212022

2023E

2024E

2025E

2026EFlip-chip

3DStacked

EDFan-outWLCSP传统封装先进封装资料：Yole，集微咨询，广州市半导体协会《2022年中国集成电路封测产业白皮书》，天风证券研究所91.4.

全球半导体产业链向国内转移，封测产业成为中国半导体强势环节

中国封测产业市场规模：2022年中国封测产业规模小幅增长，达到2995亿元；需求端5G、HPC、汽车电子等新兴应用蓬勃发展，为封测行业持续成长注入动力，根据中国半导体协会与集微咨询的预测，2026年中国封测市场规模将达到3248.4亿元。

中国封测产业市场结构：随着5G、高端消费电子、人工智能等新应用发展以及现有产品向SiP、WLP等先进封装技术转换，先进封装市场需求维持了较高速度的增长。国内封测企业主要投资都集中在先进封装领域，带动产值快速提升，根据集微咨询的预测，2023年，中国先进封装产值将达到1330亿元，约占总封装市场的39%。2015-2026年中国封测行业产业规模中国封装市场结构35003000250020001500100050025%20%15%10%100%90%80%70%60%50%40%30%20%10%0%21%16%13%10.20%63%

62%

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7%7%5%5%3%0%-5%-10%38%

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2019

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2021

2022

2023先进封装

传统封装中国封测市场规模（亿元）YoY资料：广州市半导体协会《2022年中国集成电路封测产业白皮书》，集微咨询，中国半导体协会，天风证券研究所101.4.

全球半导体产业链向国内转移，封测产业成为中国半导体强势环节

封测是我国集成电路领域目前最具国际竞争力的环节，国内集成电路封测企业处于百花齐放竞争格局：近年来，以长电科技为代表的几家国内封测龙头企业通过并购重组国际先进封装测试企业，消化吸收并自主研发先进封装技术，在先进封装领域不断发力，现已具备较强的市场竞争力，有能力参与国际市场竞争。2022年中国大陆有4家企业进入全球封测厂商前十名，分别为长电科技、通富微电、华天科技和智路联合体，全年营收分列全球第3、第4、第6和第7位。2022年中国大陆本土综合性封测企业营收Top10NO1公司简称长电科技通富微电天水华天智路联合体甬矽电子华润微先进封装占比65%主要封装技术Wirebonding、QFN到WLP、FCBGA、2.5/3D275%Bumping、WLCSP、FC、BGA、SiP、QFN、QFP、SO、MEMSDIP、SOP、SiP、CSP、WLP/WLCSP、2.5D/3D(TSV)Bumping、WLCSP、FC、BGA、SiP、QFN、QFP、SO、MEMSFCCSP、FCBGA、FC、SIP、BGA、QFN、MEMSFC、PLP、IPM、MEMS370%4>50%100%10%567利普芯<5%DIP、SOP、SOT、TSSOP、QSOP、TSOT、TO、DFN、QFN、HSOL、LQFPSOT、TO、SOP8蓝箭电子华宇电子气派科技<5%915%SOP、DFN/QFN、LQFP、SOT、TO、LGA1025%MEMS、FC、CPC、SOP、SOT、LOFP、OFN/DFN、CDFN/COFN、DIP资料：企业年报，集微咨询，广州市半导体协会《2022年中国集成电路封测产业白皮书》，天风证券研究所112先进封装四要素：RDL、TSV、Bump、Wafer122.1.

先进封装四要素：RDL、TSV、Bump、Wafer

先进封装主要由四要素组成：RDL（再布线）、TSV（硅通孔）、Bump（凸块）、Wafer（晶圆），具备其中任意一个要素都可以称为先进封装；其中在先进封装的四要素中，RDL起着XY平面电气延伸的作用，TSV起着Z轴电气延伸的作用，Bump起着界面互联和应力缓冲的作用，Wafer则作为集成电路的载体以及RDL和TSV的介质和载体。

先进封装是相对概念，具有以下特点：1）封装集成度高，封装体积小；2）内部互联短，系统性能得到提升；3）单位体积内集成更多功能单元，有效提升系统功能密度。先进封装四要素示意图先进封装工艺先进性排序资料：CEIA电子智造公众号，微纳研究院公众号，半导体行业观察官网，天风证券研究所132.2.1.

Bump（凸块）

Bump是一种金属凸点：从倒装焊FlipChip出现就开始普遍应用了，Bump的形状也有多种，最常见的为球状和柱状，也有块状等其他形状。Bump起着界面之间的电气互联和应力缓冲的作用，从Bondwire工艺发展到FlipChip工艺的过程中，Bump起到了至关重要的作用。

随着工艺技术发展，Bump尺寸越来越小：Bump的发展趋势是尺寸不断缩小，从球栅阵列焊球（BGA

ball），其直径范围通常在0.25-0.76mm，到倒装凸点（FC

Bump），也被称为可控塌陷芯片焊点（C4

solder

joint），其直径范围通常在100-150μm，再到微凸点（micro

bump），其直径可小至2μm。混合键合技术倒装FlipChip示意图资料：CEIA电子智造公众号，微纳研究院公众号，祺芯半导体公众号，天风证券研究所142.2.1.

Bump（凸块）

凸块制造技术是诸多先进封装技术实现和发展演化的基础：经过多年的发展，凸块制作的材质主要有金、铜、铜镍金、锡等，不同金属材质适用于不同芯片的封装，且不同凸块的特点、涉及的核心技术、上下游应用等方面差异较大，具体情况如下。铜柱凸块结构锡凸块结构铜镍金凸块结构凸块种类金凸块主要特点应用领域由于金具有良好的导电性、机械加工性（较为柔软）及抗腐蚀性，因此金凸块具有密度大、低感应、散热能力佳、材质稳定性高等特点﹐但金凸块原材料成本相对较高主要应用于显示驱动芯片、传感器、电子标签等产品封装钢镍金凸块可适用于不同的封装形式，可提高键合的导电性能、散热性能、减少阻抗，大大提高了引线键合的灵活性；虽原材料成本较金凸块低，但工艺复杂，制造成本相对较高目前主要应用于电源管理等大电流、需低阻抗的芯片封装铜镍金凸块应用领域较广，主要应用于通用处理器、图像铜柱凸块具有良好的电性能和热性能，具备窄节距的优点。

处理器、存储器芯片、ASIC、FPGA、电源管理芯片、射频前端芯片、基带芯片、功率放大器、汽车电子等产品或领域铜柱凸块锡凸块同时可通过增加介电层或RDL提升芯片可靠性凸块结构主要由铜焊盘和锡帽构成，一般是铜柱凸块尺寸的

应用领域较广，主要应用于图像传感器、电源3~5倍﹐球体较大，可焊性更强管理芯片、高速器件、光电器件等领域资料：艾邦半导体官网，天风证券研究所152.2.1.

Bump（凸块）金凸块工艺流程铜柱凸块工艺流程铜镍金凸块工艺流程电镀焊锡凸块工艺流程植球焊锡凸块工艺流程资料：艾邦半导体官网，天风证券研究所162.2.2.

Bump

–

Flip

Chip(倒片封装)

倒片封装：倒片封装技术因其将芯片上的凸点翻转并安装于基板等封装体上而得名，是一种实现芯片与板（如基板）电气连接的互连技术，键合至基板或形成焊接凸点过程中不存在任何工艺方面限制；倒片封装凭借其优越的电气性能（不存在电气连接I/O引脚数量和位置限制，电信号传输路径短于引线键合），已经很大程度上取代了引线键合。•

倒片封装体中凸点（Bump）是基于晶圆级工艺而完成的，而后续工序则与传统封装工艺相同。引线键合倒装芯片绑定倒片封装凸点制作工序倒片封装工艺资料：SK海力士官网，天风证券研究所172.2.3.RDL（再布线）

RDL（再布线）：旨在通过添加额外的金属层，对晶圆上已经形成的键合焊盘进行重新排列；利用重新分配层封装工艺，在晶圆原本焊盘上形成新焊盘，以承载额外的金属引线。XY平面电气延伸和互联，在芯片设计和制造时，IOPad一般分布在芯片的边沿或者四周，不适用于FlipChip；因此RDL在晶圆表面沉积金属层和相应介质层，并形成金属布线，对IO端口进行重新布局，将其布局到新的，占位更为宽松的区域，并形成阵列排布。

RDL工艺工序：在重新分配层工艺中，首先通过溅射工艺创建一层金属薄膜，之后在金属薄膜上涂覆厚层光刻胶。随后利用光刻工艺绘制电路图案，在电路图案的曝光区域电镀金层，以形成金属引线。由于重新分配工艺本身就是重建焊盘的工艺，因此确保引线键合强度是十分重要的。这也正是被广泛用于引线键合的材料—金，被用于电镀的原因。采用RDL技术的芯片RDL工艺工序芯片剖面图资料：SK海力士官网，CEIA电子智造公众号，天风证券研究所182.2.3.

RDL（再布线）

在WLP中：在FIWLP/FOWLP中，RDL是最为关键的技术，通过RDL将IOPad进行扇入Fan-In或扇出Fan-Out，形成不同类型的晶圆级封装。

在2.5D中：除了硅基板上的TSV，RDL同样不可或缺，通过RDL将网络互联并分布到不同的位置，从而将硅基板上方芯片的Bump和基板下方的Bump连接。

在3D中：对于上下堆叠是同一种芯片，通常TSV就可以直接完成电气互联功能了，而堆叠上下如果是不同类型芯片，则需要通过RDL重新布线层将上下层芯片的IO进行对准，从而完成电气互联。资料：CEIA电子智造公众号，天风证券研究所192.2.4.

Wafer（晶圆）

Wafer晶圆在半导体行业具有广泛用途：1）作为芯片制造的基底；2）可以在Wafer上制作硅基板实现2.5D集成，3）可以用于WLP晶圆级封装，作为WLP承载晶圆。

Wafer晶圆尺寸越来越大：从早先6英寸到8英寸到现在普遍应用的12英寸，以及未来将要广泛应用的18英寸；大规模集成电路趋势是越来越大，工艺允许情况下，晶圆尺寸越大，效率越高，成本越低。Wafer晶圆示意图晶圆尺寸变化资料：CEIA电子智造公众号，天风证券研究所202.2.4.

Wafer（晶圆）

晶圆承载系统工艺：是指针对晶圆背面减薄进行进一步加工的系统，该工艺一般在背面研磨前使用。晶圆承载系统工序涉及两个步骤：首先是载片键合，需将被用于硅通孔封装的晶圆贴附于载片上；其次是载片脱粘，即在如晶圆背面凸点制作等流程完工后，将载片分离。

晶圆边缘切筋工艺：对于采用硅通孔工艺封装的晶圆，在其进行载片键合前，应先对晶圆正面边缘进行切筋并去除修剪部分。晶圆尺寸变化未切筋与切筋后的晶圆边缘对比资料：SK海力士官网，天风证券研究所212.2.5.TSV（硅通孔）

TSV硅通孔：主要功能是Z轴电气延伸和互联，TSV按照集成类型的不同分为2.5DTSV和3DTSV，2.5DTSV是指的位于硅转接板Interposer上的TSV，3DTSV是指贯穿芯片体之中，连接上下层芯片的TSV。TSV尺寸范围较大，大TSV直径可以超过100微米，小TSV直径小于1微米，目前最先进的TSV工艺可以在1平方毫米硅片上制作高达10万-100万个TSV。

Via-lastTSV：TSV制作可以集成到生产工艺的不同阶段，通常放在晶圆制造阶段为Via-first，封装阶段为Via-last（该方案可以不改变现有集成电路流程和设计，目前业界已开始在高端的Flash和DRAM领域采用Via-last技术，即在芯片周末进行硅通孔的TSV制作，然后进行芯片或晶圆层叠。TSV示意图异构集成3D芯片资料：CEIA电子智造公众号，天风证券研究所222.2.5.TSV（硅通孔）

Via-middle（中通孔）封装工艺：首先在晶圆制造过程中形成通孔，随后在封装过程中，于晶圆正面形成焊接凸点。之后将晶圆贴附在晶圆载片上并进行背面研磨，在晶圆背面形成凸点后，将晶圆切割成独立芯片单元，并进行堆叠。

中通孔基本工序：首先在晶圆上制作晶体管，随后使用硬掩模在硅通孔形成区域绘制电路图案，之后利用干刻蚀工艺去除未覆盖硬掩膜的区域，形成深槽；再利用CVD工艺制备绝缘膜（用于隔绝填入槽中的铜等金属物质，防止硅片被金属物质污染）；此外绝缘层上还将制备一层金属薄层（将被用于电镀铜层）作为屏障；电镀完成后，采用CMP技术使晶圆表面保持平滑，同时清除其表面铜基材，确保铜基材只留在沟槽中。资料：SK海力士官网，天风证券研究所233晶圆级封装：Fan-in

&Fan-out

&

技术延展243.1.

晶圆级封装：基本介绍

WLP（晶圆级封装）：晶圆级封装和传统封装不同，在封装过程中大部分工艺都是对晶圆进行操作，即在晶圆上进行整体封装，封装完成后再进行切割分片；WLP分为Fan-in（扇入型）和Fan-out（扇出型），都采用了将锡球（I/O端子）直接连接到芯片上的封装方法，而无需基板等媒体。

晶圆级封装优势：1）封装尺寸小，几乎等于芯片尺寸；2）高传输速度，高效能表现；3）高密度连接，提高单位面积连接密度；4）生产周期短，WLP从芯片制造到成品的中间环节大大减少，生产效率高；5）工艺成本低，WLP在硅片层面上完成封装测试，以批量化生产方式达到成本最小化目标。晶圆级封装示意图扇入型与扇出型晶圆级封装示意图资料：SK海力士官网，克洛智动未来公众号，天风证券研究所253.2.

晶圆级封装：预计2026年市场规模或将超30亿元

WLCSP封装：WLCSP封装在智能手机和可穿戴设备等通信和消费类应用的明显的增长趋势；根据Yole数据，随着WLCSP封装规模增加，2022-2026年WLCSP封装的CAGR约为4.7%，预计2026年市场规模或将超30亿元。

扇出型封装：根据Yole预计，扇出型封装（晶圆和面板）的2022-2026年CAGR预计为12.0%，主要原因是台积电的InFO成功打入苹果供应链。到2026年，整体扇出封装市场预计将达到35亿美元。3D堆叠封装市场规模及预测扇出型封装市场规模及预测353025201510516%14%12%40353025201510540%35%30%25%20%15%15%36%13%11%10%8%6%4%2%0%16%13%5%10%10%10%5%4%9%5%20232020262628282932141520222022262932350%202200%202400%2019202120232025增长率2026201920202021202320242025增长率2026WLCSP（亿美元）扇出型封装（亿美元）资料：广州市半导体协会，天风证券研究所263.3.

晶圆级封装分类：Fan-in

&

Fan-out

Fan-in（扇入型）：封装布线、绝缘层和锡球直接位于晶圆顶部，封装尺寸与芯片尺寸相同；由于锡球直接固定在芯片上，无需基板等媒介，电气传输路径相对较短，电气特性得到改善；工艺成本较低，主要应用于面积较小、引脚数量少的芯片；但因采用硅芯片作为封装外壳，物理和化学防护性能较弱，连接封装与PCB基板的锡球会承受更大应力，削弱可靠性。

Fan-out（扇出型）：随着IC工艺提升，芯片面积缩小，芯片面积内无法容纳足够的引脚数量，因此衍生出Fan-OutWLP封装形态，实现在芯片面积范围外充分利用RDL连接，以获取更多的引脚数；由于要将RDL和Bump引出到裸芯片的外围，因此需要先进行裸芯片晶圆的划片分割，然后将独立的裸芯片重新配置到晶圆工艺中，并以此为基础，通过批量处理、金属化布线互连，形成最终封装。资料：SK海力士官网，CEIA电子智造公众号，天风证券研究所273.4.

FOWLP技术延伸形式

InFO（Integrated

Fan-out）：台积电于2017年开发，是在FOWLP工艺上集成，多个芯片Fan-Out工艺集成；给予了多个芯片集成的空间，可应用于射频和无线芯片封装，处理器和基带芯片封装，图形处理器和网络芯片封装。苹果从

iPhone

7

就开始InFO封装，苹果和台积电的加入使市场开始逐渐接受并普遍应用FOWLP（InFO）封装技术。

EMIB（嵌入式多芯片互连桥）：英特尔提出并积极应用，EMIB是属于有基板类封装，因为EMIB也没有TSV，因此属于XY平面延伸的先进封装技术；相比传统2.5D封装，EMIB技术具有正常的封装良率、无需额外工艺、设计简单。InFo示意图EMIB示意图InFo示意图（2.5D封装）资料：CEIA电子智造公众号，半导体行业观察公众号，电子工程世界，天风证券研究所283.5.

FOPLP（面板级封装）

FOPLP（面板级封装）：是FOWLP技术的延伸，在更大面积的方型载板进行Fan-out制程，其Panel载板可以采用PCB载板，或者液晶面板用的玻璃载板。FOPLP采用了PCB上的生产技术进行RDL的生产，其线宽、线间距目前均大于10um，采用SMT设备进行芯片和无源器件的贴装，由于其面板面积远大于晶圆面积，因而可以一次封装更多的产品。

面板级封装成本优势更显著：根据Yole报告，例如FOWLP技术面积使用率<85%，FOPLP面积使用率>95%，可以放置更多的芯片数，成本也比FOWLP便宜；面板级封装的成本与晶圆级封装相比将会降低66%。FoPLP

VSFOWLPWAFER与PANEL利用率情况FOWLP加工流程图资料：

CEIA电子智造公众号，半导体行业观察公众号，艾邦半导体网公众号，天风证券研究所293.6.

晶圆级工艺晶圆级封装工艺流程

先进封装工艺分为三段：第一段晶圆级工艺，第二段芯片级封装工艺，第三段塑料封装工艺及以后。

晶圆级工艺：晶圆级封装是指晶圆切割前的工艺，所有工艺都是在晶圆上进行加工，晶圆级封装五项基本工艺包括光刻（Photolithography）工艺、溅射（Sputtering）工艺、电镀（Electroplating）工艺、光刻胶去胶（PR

Stripping）工艺和金属刻蚀（Metal

Etching）工艺。

基本流程：晶圆测试后，根据需求在晶圆上制作绝缘层；初次曝光后，绝缘层通过光刻技术再次对芯片焊盘进行曝光；通过溅射工艺在晶圆表面涂覆金属层；之后涂覆光刻胶以形成电镀层，并通过光刻工艺绘制图案，再利用电镀形成一层厚的金属层。电镀完成后，进行光刻胶去胶工艺，采用刻蚀工艺去除剩余的薄金属层。最后，电镀金属层就在晶圆表面制作完成了所需图案（这些图案可充当扇入型WLCSP的引线、重新分配层封装中的焊盘再分布，以及倒片封装中的凸点）。资料所：双翌科技官网，SK海力士官网，电子发烧友官网，先进封装关键工艺设备面临的机遇和挑战_王志越等，天风证券研究303.6.1.

光刻工艺：在掩膜晶圆上绘制电路图案

光刻工艺：是一种电路图案绘制工艺，首先在晶圆上涂覆一层被称为“光刻胶”的光敏聚合物，然后透过刻有所需图案的掩模，选择性地对晶圆进行曝光，对曝光区域进行显影，以绘制所需的图案或图形。在晶圆级封装中，光刻工艺主要用于在绝缘层上绘制图案，进而使用绘制图案来创建电镀层，并通过刻蚀扩散层来形成金属线路。

完成光刻胶涂覆和前烘后，接下来就需要进行曝光。通过照射，将掩模上的图案投射到晶圆表面的光刻胶上，晶圆级封装通常采用掩模对准曝光机或步进式光刻机作为光刻工艺设备；然后是显影，一种利用显影液来溶解因光刻工艺而软化的光刻胶的工艺，完成静态显影后，通过光刻技术使光刻胶形成所需的电路图案。光刻工艺光刻胶涂覆的三种方法三种不同的显影方法资料：SK海力士官网，电子发烧友官网，天风证券研究所313.6.2.

溅射工艺：在晶圆表面形成薄膜

溅射工艺：一种在晶圆表面形成金属薄膜的PVD工艺，如果晶圆上形成的金属薄膜低于倒片封装中的凸点，则被称为凸点下金属层（UBM）。UBM对确保倒片封装的质量及可靠性十分重要；在RDL和WLCSP等封装工艺中，金属层的作用主要是形成金属引线，因此通常由可提高粘性的黏附层及载流层构成。•

通常凸点下金属层由两层或三层金属薄膜组成：增强晶圆粘合性的黏附层；可在电镀过程中提供电子的载流层；以及具有焊料润湿性并可阻止镀层和金属之间形成化合物的扩散阻挡层。资料：SK海力士官网，天风证券研究所323.6.3.光刻胶去胶工艺和金属刻蚀工艺：去除光刻胶

电镀工艺：电镀是将电解质溶液中的金属离子还原为金属并沉积在晶圆表面的过程，此过程是需要通过外部提供的电子进行还原反应来实现的。在晶圆级封装中，采用电镀工艺形成厚金属层。厚金属层可充当实现电气连接的金属引线，或是焊接处的凸点。

光刻胶去胶工艺：是一种湿法工艺，采用一种被称为剥离液的化学溶液，通过水坑式、浸没式，或喷淋式等方法来实现，随着晶圆上的电路图案越来越精细，水坑法也得到了更广泛的应用。通过电镀工艺形成金属引线或凸点后，需清除因溅射形成的金属薄膜。可采用湿刻蚀工艺去除金属薄膜，以酸性刻蚀剂溶解金属。电镀示意图水坑式显影方法的工作原理资料：SK海力士官网，天风证券研究所3342.5D/3D封装344.1.

2.5D/3D封装工艺

基于Z轴延伸的封装技术：主要是通过TSV进行信号延伸和互连，TSV可分为2.5DTSV和3DTSV，通过TSV技术，可以将多个芯片进行垂直堆叠并互连；TSV技术是三维封装的关键技术，但RDL是不可或缺的，如果上下层芯片TSV无法对齐时，就需要通过RDL进行局部互联。

2.5D封装：集成密度超过2D但达不到3D，先进封装领域特指采用了中介层（interposer）集成方式，中介层目前多采用硅材料（成熟工艺和高密度互连特性）；高密度互联时，TSV几乎是不可缺少的，中介层TSV被称为2.5TSV。

3D封装：指芯片通过TSV直接进行高密度互连，芯片上直接生产的TSV被称为3DTSV。3DTSV优势：芯片相互靠得很近，延迟会更少，此外互连长度的缩短，能减少相关寄生效应，使器件以更高频率运行，从而转化为性能改进，并更大程度的降低成本。2.5D和3D封装示意图2.5D/3DTSV示意图资料：电子发烧友官网，西门子官网，CEIA电子智造公众号，天风证券研究所354.2.

3D封装市场规模

3D封装：3D堆叠被主要用于HBM(High

Bandwidth

Memory)、NAND和核心SoC的晶圆堆叠封装技术。据yole统计，2022-2026年HBM、3DS和3D

NAND的CAGR分别为48%、27%和82%；存储市场的快速增长将带来3D晶圆级堆叠封装市场的较大拉升，3D堆叠预计2022-2026年的CAGR为21.7%。

SiP封装：5G大数据、数据连接、传感、成像和高性能计算等应用场景对芯片性能、电性能和热性能提出了更高的要求，并且由于终端体积缩小，对芯片封装的体积也要求更薄/更小，推动了SiP在移动便携设备、游戏中台和数据服务器方面的快速增长。3D堆叠封装市场规模及预测SiP封装市场规模及预测2001801601401201008014%12%10%8%12010080604020045%40%35%30%25%20%15%10%5%12%39%34%39%10%27%26%7%21%6%17%604%4%3%3%403%2%20182129384858811021261382020155166172178183202518920260%00%2019

2020

2021

2022

2023

2024

2025

2026201920212022202320243D堆叠（亿美元）增长率SIP（亿美元）增长率资料：集微咨询，天风证券研究所364.3.Why

2.5D

Why

2.5D？3D

TSV难度较高，仅有头部Foundry厂可以做；为了进一步提高集成度，发明了在Interposer上制作TSV（即2.5DTSV），2.5D

TSV通常比3D

TSV尺寸更大，密度更小，制作难度更低，目前OSAT封测厂可以加工。2.5D封装实现成本、性能和可靠性的完美平衡。

Interposer（中介层）：堆叠封装中的连接平台，是封装中多芯片模块或电路板传递电信号的平台，通过引线/Bump/TSV实现电气连接。中介层可以由硅和有机材料制成，充当多颗裸片和电路板之间的桥梁，完成异质集成封装；Interposer具有较高的细间距布线能力和可靠的TSV能力，可以实现高密度I/O需求，在2.5D和3D芯片封装中扮演关键角色。2.5D封装（TSV+RDL）2.5D/3DTSV示意图2.5D封装（RDL）资料

：祺芯半导体公众号，半导体产业纵横公众号，Novel2.5DRDLInterposerPackaging:AKeyEnablerfortheNewEraofHeterogenousChip

Integration_Min

Jung

Kim等，天风证券研究所374.3.Why

2.5D

2.5D封装市场机遇与挑战并存：

需求：受益于更高带宽、更高运算速率，以及相对较低的成本和功耗的市场要求，2.5D封装需求日渐增加；根据Yole数据，2.5D硅基板市场规模预计从2019年1.6亿美元增长到2025年14.9亿美元，2020-2025年期间CAGR≈44%，呈现高速增长。

供给：不同于传统封装供应链分工明确（晶圆厂提供裸die，OSAT厂完成封装和测试），2.5D产业供应链在发生变化，不同的商业模式（IDM/Foundary/OSAT等）都在竞争2.5D高端封装市场，使得进入壁垒越来越高。2.5D

Interposer市场规模2.5D封装竞争格局161412108100%90%80%70%60%50%40%30%14.986%81%12.510.07.55.5635%34%425%3.020%20%1.6210%0%02019202020212022202320242025市场规模（亿美元）YoY（%）资料：

GLOBALFOUNDRIES公众号，半导体产业纵横公众号，天风证券研究所384.3.

2.5D/3D封装形式

CoWoS（Chip-on-Wafer-on-Substrate）：台积电推出的2.5D封装技术，CoWoS是把芯片封装到硅转接板（中介层）上，并使用硅转接板上的高密度布线进行互联，然后再安装在封装基板上。CoWoS针对高端市场，连线数量和封装尺寸都比较大，而InFo（示意图见P28）针对性价比市场，封装尺寸比较小，连线数量较少。

HBM（高宽带内存）：主要针对高端显卡市场，使用3DTSV和2.5DTSV技术，通过3DTSV把多块内存芯片堆叠在仪器，并使用2.5DTSV技术把堆叠内存芯片和GPU在载板上实现互连。AMD、NVIDIA和海力士主推HBM标准，和DDR5相比，HBM性能提升超过3倍，但功耗却降低50%。

HMC（混合存储立方体）：目标市场是高端服务器市场，尤其是针对多处理器架构，由美光主推。HMC使用堆叠的DRAM芯片实现更大的内存带宽，并通过3DTSV集成技术把内存控制器集成到DRAM堆叠封装。

HBM

VS

HMC：HBM通过Interposer和GPU互连，而HMC则是直接安装在Substrate上，中间缺少Interposer和2.5DTSV；HMC使用高速串行接口来实现高速接口，适合处理器和内存距离较远的情况。HBM示意图HMC示意图资料：CEIA电子智造公众号，天风证券研究所394.3.

2.5D/3D封装形式

Wide-IO（宽带输入输出技术）：三星主推，通过Memory芯片堆叠在Logic芯片上实现，Memory芯片通过3DTSV和Logic芯片及基板相连接。

Foveros（面对面异构集成芯片堆叠）：Foveros更适用于小尺寸产品或对内存带宽要求更高的产品，在体积、功耗等方面，Foveros3D堆叠优势明显；每比特传输数据功率非常低，Foveros技术要处理Bump间距减小、密度增大以及芯片堆叠技术。

Co-EMIB（Foveros+EMIB）：EMIB主要负责横向连接，Foveros负责纵向堆栈，是可以具有弹性更高的芯片制造方法，可以让芯片在堆叠的同时继续横向拼接，以制造更大的芯片系统。Wide-IO示意图Foveros示意图Co-EMIB示意图资料：CEIA电子智造公众号，天风证券研究所404.3.

2.5D/3D封装形式

SoIC（集成片上系统）：由台积电提出的一种直接键合结构，无凸点（no-Bump）的键合结构，具有更高的集成密度和更佳的运行性能；包括CoW（Chip-on-wafer）和WoW（Wafer-on-wafer）两种形态。

X-Cube（eXtended-Cube）：由三星推出，利用TSV技术将SRAM堆叠在逻辑单元顶部，在更小的空间中容纳更多存储器，并缩短单元之间的信号距离；允许封装多枚3D堆叠封装，使得成品芯片结构更加紧凑，降低功耗的同时提高传输速率。X-Cube示意图SoIC示意图资料：CEIA电子智造公众号，天风证券研究所414.4.1.

回流焊键合

回流焊仍为凸点键合主流方式，TCB

潜力大：根据铜柱凸点的节距不同，铜柱凸点的键合方法可以分为回流焊和热压键合（TCB）两种方式。对于节距较大的铜柱凸点，可采用回流焊方式完成凸点键合：

优势劣势：效率高，成本低；其缺点跟热膨胀系数（CTE）有关，由于整个封装由不同的材料组成，在回流炉中加热会导致这些不同的材料以不同的速度膨胀；当芯片和基板膨胀和冷却时，CTE的差异会导致翘曲。此外还有芯片间隙变化、芯片位置偏移等问题导致最终产品电气性能差；而且随着超薄产品引入，回流焊缺陷率开始增加。

工艺流程：将芯片上的Bump先浸蘸助焊剂，并贴在基板上。在进入回流炉前，助焊剂的粘性可将芯片软性固定，以防止其位置偏移，之后进入回流炉。在特定温度下，凸点焊球会熔化为液态，在润湿铜微柱的过程中基于表面张力使得芯片回流对位，最后在降温作用下变成固相连接。回流焊工艺流程回流焊缺陷情况资料：艾邦半导体网公众号，微纳研究院公众号，半导体行业观察公众号，天风证券研究所424.4.2.

TCB键合

热压键合（TCB）：通过Bond

Head和Bond

Stage的结构完成待键合芯片之间的高精度对准，使用单一工具放置单个芯片，施加压力并加热以回流焊球辅助键合。TCB从芯片顶部加热，避免了基板翘曲问题；压力确保均匀粘合，没有间隙变化或倾斜，而且施加压力时，会伴随快速振动，从而破坏铜焊盘和焊球上的金属氧化。几乎没有空隙和污染的粘合。

热压键合在高精度键合领域表现更为出色：使用TCB可以封装更薄的芯片，在相同的I/O间距下，TCB拥有更好的电气特性，并且TCB允许I/O间距缩放到更小尺寸。因此HBM的制造通常会用TCB，但TCB

的缺点在于设备成本高。

热压键合设备以海外厂商为主：ASM

Pacific，Kulicke&Soffa，Besi以及Toray等是目前最常见的热压键合设备供应商；国产设备商也是积极布局该领域（例如华封，唐人制造等），但仍在持续优化热压键合示意图热压键合与回流焊对比情况资料：广州先艺电子科技有限公司官网，半导体行业观察公众号，艾邦半导体网，艾邦半导体网公众号，天风证券研究所434.4.3.

混合键合

混合键合（Hybrid

Bonding）

：指同时键合电介质和金属焊盘的键合过程。将Cu/SiO2打磨出极其光滑的表面，当表面足够光滑时，不同界面之间将会产生范德华力，稍微施加压力或高温，就可以实现永久键合。混合键合有两种类型：•

Wafer

to

Wafer（晶圆到晶圆键合）：W2W更加成熟，但限制了相同芯片尺寸的组合；•

Die

to

Wafer（芯片到晶圆键合）：D2W涉及更多的工艺步骤以及将芯片单独放置在载体晶圆或玻璃上。

混合键合优势：•

更短的互联距离：不仅不需要用引线互相联通，也无需用TSV穿过整个CMOS层，仅仅通过连接后道的铜触点就可以实现互联；•

更低的成本：每颗DIE单独进行互联需要更多的时间，晶圆键合可以实现大面积高密度的互联，显著提高产能并降低生产成本。资料：半导体行业观察公众号，混合键合技术在三维堆叠封装中的研究进展_赵心然等，天风证券研究所444.4.3.

混合键合•

更高的互联密度：混合键合互连方案满足3D内存堆栈和异构集成的极高互连密度需求，并且可以显著降低整体封装厚度、更高电流负载能力、更好热性能。相比微凸块高密度互连方案，混合键合可提供更小尺寸的I/O端子和减小间距的互连。微凸块方案中每个芯片之间的间隔距离取决于微凸块的高度，而混合键合中该距离几乎为零，混合键合实现的直接细间距铜对铜互连将允许连接数量是微凸块的1000倍。

微凸块（μBumps）局限性：在10μm以下的间距下，微凸块问题日益严重；当凸块结构较大时，电镀微凸块高度的非常小的不均匀性或焊料回流工艺的变化可以忽略不计，但对于细间距微凸块，这些小的变化可能导致不良的接头形成并产生影响；而且精细间距下，凸块的焊料可能会桥接，导致短路。此外，控制这些小结构的电镀均匀性具有挑战性，同时还需要能够找到新的、更合适的底部填充材料来填充微凸块之间不断缩小的空间。微凸块（左）与混合键合（右）技术示意图（FOVEROS）微凸块示意图混合键合示意图资料：半导体产业纵横公众号，艾邦半导体网，天风证券研究所454.4.3.

混合键合

混合键合工艺流程：在BEOL金属化处理的晶圆上依次进行沉积电介质、镶嵌沉积阻挡层、铜填充、电介质的平坦化（带有轻微的铜凹进）、等离子体激活（准备键合）、对准、室温键合，并退火以形成铜焊盘的电连接；然后将硅晶圆背面研磨至最终厚度（通常<100nm）、分割，最后进行最终组装和封装。

Collective

D2W：Die用临时键合的方式粘到Carrier晶圆上，然后和另一片产品晶圆整片键合再解键，该技术相对成熟，但是一次D2W加一次W2W的方式容易累计误差，Carrier晶圆处理成本高，且对Die的厚度变化范围有较高要求。

Direct

Placement

D2W：Die一颗一颗地放置到另一片产品晶圆的对应位置上，位置精度会提高且对Die的厚度变化容忍度高，但存在颗粒控制等问题。DirectPlacementD2W

bonding

工艺混合键合工艺流程Collective

D2W

bonding

工艺长江存储Xtacking

W2W工艺