数字系统设计 - 触发器和时序电路分析

触发器和时序电路分析NANDLatch(a)NANDlatch;(b)functiontable.2ZDMC复习NORGateLatch(a)NORgatelatch(b)functiontable(c)simplifiedblocksymbol3ZDMC复习4ZDMCMaster-SlaveStructureBreakflowbyalternatingclocks(likeanair-lock)UsepositiveclocktolatchinputsintooneR-SlatchUsenegativeclocktochangeoutputswithanotherR-SlatchViewpairasonebasicunitmaster-slaveflip-floptwiceasmuchlogicoutputchangesafewgatedelaysafterthefallingedgeofclockbutdoesnotaffectanycascadedflip-flopsmasterstageslavestagePP'CLKRSQQ'RSQQ'RS复习5ZDMC脉冲触发的触发器一、电路结构与工作原理提高可靠性，要求每个CLK周期输出状态只能改变1次6ZDMCXXXX0000001110011011010001101101*1111*1.主从SR触发器（1）clk=1时，“主”按S,R翻转，“从”保持；（2）clk下降沿到达时，“主”保持，“从”根据“主”的状态翻转。所以每个clk周期，输出状态只可能改变一次。7ZDMC

J

KQ’主从SRQQQ’CLK2.主从JK触发器为解除约束，即使出现S=R=1的情况下，Q*也是确定的。8ZDMC

J主从SR

KQQ’QQ’CLK(1)若J=1,K=0,clk=1时Q*=1,主保持1；Q*=0，主=1；当clk

后，从=1(2)若J=0,K=1,clk=1时Q*=1,主=0；Q*=0，主保持0；当clk

后，从=0主从JK触发器分析(3)若J=K=0,clk=1时Q*=1,主保持；Q*=0，主保持；当clk

后，从保持(4)J=K=1,clk=1时若Q*=1,则主置0；若Q*=0，则主置1；当clk

后，从=(Q*)’9ZDMC(5)列出真值表XXXX00000011100110110100011011011110XXXX0000001110011011010001101101*1111*主从SR

J

KQQ’QQ’CLK10ZDMC主从SR

J

KQQ’QQ’CLK脉冲触发的触发器脉冲触发方式的动作特点分两步动作：第一步clk=1时，主接收信号，从保持；第二步clk下降沿到达后，从按主状态翻转；输出状态只能改变一次。主从SR，主为同步SR，clk=1的全部时间里输入信号对主都起控制作用；但主从JK在clk高电平期间，主只可能翻转一次。在clk=1期间里输入发生变化时，要找出clk下降沿前Q’最后的状态，决定Q*的状态。Q=0时，只允许J=1的信号进入主触发器Q=1时，只允许K=1的信号进入主触发器11ZDMCQDClk=1RS0D’0D’DQ’negativeedge-triggeredD

flip-flop(D-FF)4-5gatedelaysmustrespectsetupandholdtime

constraintstosuccessfully

captureinputcharacteristicequation

Q(t+1)=DholdsD'whenclockgoeslowholdsDwhen

clockgoeslowEdge-TriggeredFlip-FlopsMoreefficientsolution:only6gatessensitivetoinputsonlynearedgeofclocksignal(notwhilehigh)复习12ZDMCpositiveedge-triggeredFFnegativeedge-triggeredFFDCLKQposQpos'QnegQneg'100Edge-TriggeredFlip-Flops(cont’d)Positiveedge-triggeredInputssampledonrisingedge;outputschangeafterrisingedgeNegativeedge-triggeredflip-flopsInputssampledonfallingedge;outputschangeafterfallingedge复习13ZDMCNegativeEdgeTriggerFFinVerilogmoduled_ff(q,q_bar,data,clk);inputdata,clk;outputq,q_bar;regq;assignq_bar=~q;always@(negedgeclk)beginq<=data;endendmodule复习14ZDMCbehavioristhesameunlessinputchangeswhiletheclockishighD QCLKpositive

edge-triggered

flip-flopD QGCLKtransparent

(level-sensitive)

latchDCLKQedgeQlatchComparisonofLatchesandFlip-Flops复习15ZDMCThereisatiming"window"aroundtheclockingeventduringwhichtheinputmustremainstableandunchangedinordertoberecognizedclockdatachangingstableinputclockTsuThclockdataDQDQTimingMethodologies(cont’d)Definitionoftermsclock:periodicevent,causesstateofmemoryelementtochange;canberisingorfallingedge,orhighorlowlevelsetuptime:minimumtimebeforetheclockingeventbywhichtheinputmustbestable(Tsu)holdtime:minimumtimeaftertheclockingeventuntilwhichtheinputmustremainstable(Th)复习16ZDMCINQ0Q1CLK100CascadingEdge-triggeredFlip-FlopsShiftregisterNewvaluegoesintofirststageWhilepreviousvalueoffirststagegoesintosecondstageConsidersetup/hold/propagationdelays(propmustbe>hold)CLKINQ0Q1DQDQOUT复习17ZDMC触发器Flip-Flop分类逻辑功能分类RS锁存器JK触发器T触发器D触发器逻辑功能指按触发器的次态和现态及输入信号之间的逻辑关系.特性表特性方程状态转换图复习18ZDMCRS锁存器特性方程Qn+1=S+R’QnRSLatch的状态转换图特性表/真值表01S=1,R=0S=0,R=1S=X,R=0S=0,R=XSRQnQn+1000000110100

01101001101111001110保持复位置位不定复习19ZDMCJK触发器特性方程:Qn+1=JQn’+K’QnJKFF的状态转换图特性表/真值表01J=1,K=XJ=X,K=1J=X,K=0J=0,K=XJKQnQn+1000000110100

01101001101111011110保持复位置位翻转复习20ZDMCT触发器特性方程:Qn+1=TQn’+T’QnTFF的状态转换图特性表/真值表T’触发器：T=1,Qn+1=Qn’01T=1T=1T=0T=0TQnQn+1000011101

110

保持翻转JK触发器的两个输入端连在一起作为T端，可以构成TFlip-flop复习21ZDMCD触发器特性方程:Qn+1=DDFF的状态转换图特性表/真值表01D=1D=1D=1D=0DQnQn+1000010101

111

resetset复习22ZDMC本讲内容同步时序电路分析方法23ZDMC时序逻辑电路时序电路通常包含组合电路和存储电路两部分。存储电路的输出状态反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。任一时刻的输出信号不仅取决于当时的输入信号，还取决于电路原来的状态（与以前的输入有关）。组合逻辑电路存储电路输出方程Yi驱动方程Zi状态方程Qi输入Xi时序电路的结构框图24ZDMC时序电路分类同步时序电路所有触发器状态的变化都是在同一个时钟信号下同时发生。异步时序电路触发器状态的变化不是同时发生的。25ZDMCFSM:有限状态机采用输入信号和电路状态的逻辑函数去描述时序电路逻辑功能的方法Mealy型输出信号取决于存储电路状态和输入变量Moore型输出只是存储电路现态的函数输出与时钟同步inputsMooreoutputsMealyoutputsnextstatecurrentstatecombinationallogiccombinationallogic26ZDMC同步时序电路分析方法目的是找出电路状态和输出信号的变换规律，指出其逻辑功能时序电路求激励方程和输出方程由特征方程求状态方程求状态表画状态图画波形图功能描述27ZDMC同步时序电路分析例DclkQQ’DclkQQ’xAA’BB’y状态方程:An+1=Ax+BxBn+1=A’x状态方程是确定触发器状态转移条件的表达式28ZDMC同步时序电路分析例（续）输出方程y=(A+B)x’DclkQQ’DclkQQ’xAA’BB’y29ZDMC状态表描述/状态图

现态输入次态输出ABxAn+1Bn+1Y000000001010010001

011110100001101100110001111100

现态次态输出x=0x=1x=0x=1ABAB

AB

Y0000010001001110100010101100101000100111ABx/y0/00/11/01/00/11/00/11/0状态图30ZDMC由JK触发器构成的时序电路分析对D触发器,状态方程与输入方程一致。JK/T触发器,参考对应的特性表或特性方程来得到次态值。把触发器输入方程表示成现态和输入变量的函数。列出每个输入方程的二进制数值。利用对应触发器的特性表确定状态表中的次态值。31ZDMCJKFF构成的时序电路分析AJKFF输入方程JA=BKA=Bx’JB=x’KB=A’x+Ax’JKJKCLKxB32ZDMCJKFF构成的时序电路分析(续)把触发器的输入方程表示成现态和输入变量的函数。将输入方程代入到触发器的特性方程中，得到状态方程。使用对应的状态方程确定状态表中的次态。

现态输入次态触发器输入ABxAB

JAKAJBKB000010010001000001010111110

011101001100110011101100000110001111111110000

JKFF特性方程:Qn+1=JQn’+K’Qn

JKFF输入方程:JA=BKA=Bx’JB=x’KB=A’x+Ax’

状态方程:An+1=A’B+AB’+AXBn+1=B’x’+ABx+A’Bx’JKJKCLKxB33ZDMCJKFF构成的时序电路分析(续)0011011001000111状态图

现态输入次态触发器输入ABxAB

JAKAJBKB00001001