可编程器件设计-V2.0

可编程器件设计主讲：涂勇日期：Sunday,March16,2025版次：V2.0概述发展历程设计方法器件选型VerilogHDL设计案例一、概述随着微电子技术的发展，设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专用集成电路芯片。FPGAASIC设计成本小批量大批量开发周期短长器件性能较好好设计风险大小设计制造成本比较费用（无单位）数量（片）交叉点向右移动FPGA适用于小批量，ASIC适用于大批量。根据工艺结构及生产条件的不同，一般当需求数量在10K－100K之间时，FPGA和ASIC的费用接近。目前FPGA和ASIC的价格都在降低，但是FPGA由于应用广泛，降低价格的速度大于ASIC，因此下图中的交叉点正在向右移动。二、可编程器件的发展历程PLD的雏形早期的PLD现在的PLDPLD的发展方向2.1PLD的雏形PROM，可编程只读存储器；EPROM，紫外线可擦除EPROM；EEPROM，电可擦除EPROM；FLASHMEMORY。最早的可编程器件是可编程存储器。由于结构的限制，它们只能完成简单的数字逻辑功能。PROM熔丝型PROM存储单元由三极管和穿在发射极的快速熔断丝组成，写入数据时只需要将存入0的那些存储单元上的熔丝烧断就行了。图1、熔丝型PROM存储单元图2、PROM结构原理图EEPROMEEPROM的存储单元采用了浮栅隧道氧化层MOS管，可以实现电可擦除。由于擦除和写入时需要加高电压脉冲，而且擦、写时间较长，所以EEPROM大多数情况下做ROM用。图3、FLOTOX管结构和符号图4、EEPROM存储单元的三种工作状态（a）读出（b）擦除写1（c）写入写0FLASHMEMORYFLASHMEMORY同EEPROM一样，都是应用隧道效应进行；FLASH存储单元减少了一个MOS管，增加了集成度；图5、快闪存储器中的叠栅MOS管2.2早期的PLDPAL可编程阵列逻辑GAL通用阵列逻辑PLA可编程逻辑阵列早期的PLD都是以乘积项的形式完成大量的组合逻辑功能。但缺点就是结构过于简单，只能实现较小规模的设计。PALPAL是MMI公司70年代末的产品，它采用双极型熔丝工艺制作。由可编程与逻辑阵列、固定的或逻辑阵列和输出电路三部分组成；图5、PAL器件基本电路结构8.3.1GALLATTICE于1985年首先推出GAL，采用EEPROM工艺，EPLD的雏形。图5、PAL器件基本电路结构PLA有熔丝工艺和EEPROM工艺两种。图8.2.1PLA的基本电路结构2.3目前的PLDEPLD:ErasableprogrammablelogicdeviceFPGA:Fieldprogrammablegatearray20世纪80年代中期，ALTERA和XILINX分别推出了EPLD器件和FPGA器件。之后可编程器件按照摩尔定律高速发展直到现在。2.3.1EPLDEPLD:采用EEPROM或FLASH工艺，具有低功耗、高噪声容限、集成度高和成本低等特点。EPLD由于生产工艺的原因，芯片容量较小，限制了它的应用范围。LATTICEEPLD器件结构GLB结构2.3.2FPGAFPGA主要有SRAM型和反熔丝型两种：

SRAM型：静态存储单元由两个CMOS倒相器接成一个环路形成一个双稳态器件，该状态可以由字线选通位线上的外部信号传过器件重写以实现编程功能。目前我们使用的都是SRAM型的FPGA;

反熔丝型：非定型硅反熔丝通常采用一定的工艺使其积于盲孔层即金属之间的空间，编程时，将具有一定脉宽的编程脉冲加于盲孔层之间，导致相应位置的两个金属层之间的无定形硅层击穿形成一个半导体通路。优点：高速、稳定，缺点：只能烧录一次。目前，Actel和Quicklogic应用此技术。ALTERA公司FPGA结构ALTERA器件逻辑单元结构ALTERA器件IO单元结构特性 E2CMOSFlashSRAMAntifuse应用器件EPLDEPLDFPGAFPGA重复编程能力

有

有

有

无在系统编程能力

有

有

有

无 (易挥发)编程时间

快

中等

快

慢擦除时间

快

慢

快

无(一次编程)可测试性

完全

完全

完全

有限制

需外部硬件

无

无 EPROM 编程器其它

上电启动

延迟

芯片工艺比较FPGAEPLDABC现场编程门阵列(FPGA)小逻辑结构块寄存器强化分布式互连机制速度慢,性能不可预测适合于“窄逻辑”功能数据通道随机逻辑高密度或复杂

PLDs大逻辑结构块类似PLD的结构集中式互连机制速度快,性能可预测适合于“宽逻辑”功能状态机计数器EPLD和FPGA的区别EPLD基于EEPROM工艺，FPGA基于SRAM工艺；EPLD采用乘积项技术，FPGA基于查找表技术；FPGA器件掉电后，数据丢失必需在上电后重新编程

(上电延迟)，而EPLD不需要；FPGA的程序数据存放在EEPROM中，不易保密EPLD延时可预测，FPGA则采用的是无法预知延迟的互连机制；EPLD规模较小，一般只有万门左右；FPGA可以很大，目前几百万门的FPGA层出不穷；FPGA需要

EPROM!!!EPLD结构简单，相比而言FPGA结构灵活，适应性广，包含多种资源：LE、RAM、CAM、DSP、PLL等；FPGA的IO管脚多，最多可有超过1000个IO脚；EPLD价格便宜，但内部资源太少；目前如果超过500个逻辑单元的应用，使用FPGA性价比更高。门的概念门的概念：晶体管是微电子设计中的最小单元，一个与非门包括四个晶体管；任何逻辑函数式都可以变换成与－或表达式，也就是说用与或非门可以搭建出任何逻辑；数字集成电路是由晶体管组成，它可以完成任意数字电路；它的大小通过晶体管折换成门的数量来表示;BAFVCCBAF2.4PLD的发展方向工艺精：0.35um－>0.18um－>0.13um－>0.09um，直接导致了成本的降低和性能的增强；规模大:目前最大的FPGA已经超过500万门；功能全：PLD内嵌各种功能的模块，RISC，PowerPCProcessor，DSP，PLL，RAM等等；方向专：集成专用硬核（PHY、SERDES等等），向ASIC靠拢。三、PLD设计方法设计准备开始设计3.1设计准备工作确定设计需求；选择PLD芯片；设计软件及设计语言的选择3.1.1确定设计需求确定设计所需IO脚数量；估计设计所需逻辑单元；确定设计需要的MEMORY块的数量；确定设计所需要的Fmax；确定设计所能提供的电压和功率；确定FPGA设计的下载方式和实施方案。3.1.2PLD芯片选择IO脚和Memory应确保有20％的裕量，以利于设计修改和芯片布局；使用FPGA时，逻辑单元确保是估计值的两倍；使用EPLD时，应先做设计，再确定芯片；芯片速度应满足设计要求；确保核心电压和IO电压的提供，以及IO电压的兼容问题；确定芯片的下载方式（JTAG、PS等）、并行还是串行下载，能否满足要求。如有高速接口、PLL等特殊要求，需芯片支持。根据上一节的需求，选择芯片：PLD的下载方式下载电缆下载（JTAG和PS)；PROM下载(PS),仅用于FPGA；CPU下载CPU下载CPU下载分别有JTAG下载和PS方式；公司已有通用电路；分为串行和并行方式；注意FPGA程序下载前和下载中时，IO管脚的特性。3.1.3设计软件ALTERA:QuartusII、Max＋plusXILINX:Foudation，ISE

LATTICE:ispLever确定了PLD芯片就基本上确定了设计软件VerilogHDL类似C，VHDL源于ADA语言；VerilogHDL精简易读、语法灵活，编程代码量平均为VHDL语言的一半；一般认为VerilogHDL在系统抽象方面比VHDL差一些，在开关电路描述方面比VHDL强；公司推荐规定使用VerilogHDL，并建议不使用原理图。3.1.4设计语言3.2开始设计设计采取TOP-DOWN的设计方法：3.2.1系统划分可编程器件设计方法上，业界普遍采用的方法是自顶向下（Top-Down）的设计方法：首先把系统划分为若干个大的子模块，把各个模块之间的I/O关系和功能首先明确定义；大规模设计甚至需要确定子模块在芯片中的具体位置；然后再对每个子模块进行细的划分成若干模块，再明确各个小的子模块之间的I/O关系与功能，依次细分形成一个树状结构。3.2.2行为级编程行为级描述主要描述系统的结构和功能实现，并不关心如何实现。具有很高的抽象性；always@(posedge

clk)beginif(reset)counter<=3'b000;elseif(counter==3'b000)counter<=3'b111;elsecounter<=counter-1;end3.2.3编译编译的目的是为了把设计从行为级转变为RTL级(RegisterTransportLevel)。RTL级的描述就是用与、非门、触发器等基本的门把电路描述出来。只有RTL级的描述才能输出网表。在把行为方式描述的程序转为RTL级的描述之后，用仿真工具进行功能仿真形成功能描述的门级网表，功能仿真通过之后就可以利用综合工具进行综合、实现了。三位减法器的RTL级描述：3.2.4功能仿真仿真过程不涉及到具体器件的硬件特征。输入文件为：编译产生的网表，编写的输入时序文件。输出为：设计输出时序文件如果输出时序有误，说明程序编写有问题，直接修改程序即可。仿真软件：ALTERA和XILINX的设计软件都能提供内嵌的自带仿真工具和第三方仿真工具。3.2.5综合综合就是将RTL级的描述转化成门级描述，并产生与具体器件相关的带有布局布线产生的延迟信息的网表文件。综合的工具可选用芯片厂商提供的软件或者第三方综合软件。3.2.6实现实现就是根据综合所产生的网表文件，把设计在FPGA内部进行布局布线。生成芯片可识别的数据（*.pof或其它格式文件）。这一过程由于跟芯片的内部结构密切相关，所以只能采用芯片厂商提供的软件。3.2.7时序仿真布局布线以后，芯片的设计完成。这时需要对设计结果进行验证。时序仿真的步骤同功能仿真一样，由于输入网表是布局布线产生的延迟信息的网表文件，因此输出波形较接近真实效果。如果结果不能满足要求，需要确定是芯片性能不能满足要求还是设计需要优化，并采取相应办法解决。功能仿真图时序仿真图3.2.8下载调试用芯片厂商提供的专用下载电缆把数据文件下载到芯片中，即可开始调试。FPGA实测时序与时序仿真的时序基本相同，如果时序仿真考虑完备，而且仿真的输入与实际情况相符，那么，调试过程就能很顺利的进行。设计时应确保芯片中有足够的测试管脚和逻辑容量供测试程序使用。四、器件选型PLD供应商介绍EPLD器件介绍FPGA器件介绍Fmax介绍总结4.1PLD供应商简介目前世界上最主要的EPLD/FPGA供应商有是Altera、Xilinx和Lattice，这三家公司的产品的市场占有率之和达70％以上。我司所使用的可编程器件绝大多数都是这三家公司的产品。

其它还有Actel，Atmel，Quicklogic，Cypress等公司的产品也各有特色，但是基于通用性的考虑，公司并没有收录进通用器件库。Lattice：Lattice是ISP技术的发明者，ISP技术极大的促进了PLD产品的发展。1999年推出可编程模拟器件。99年收购Vantis（原AMD子公司），成为第三大可编程逻辑器件供应商。2001年12月收购agere公司（原Lucent微电子部）的FPGA部门。EPLD性价比很高，但其大规模PLD的竞争力还不够强。

主要产品有ispLSI2000/5000/8000，MACH4/5，ispMACH4000等，开发工具为ISELEVEL。

ALTERA：全球最大可编程逻辑器件供应商，产品种类很全，性价比也较高。主要产品有：MAX3000A/7000AE，FELX6KAPEX20KE，ACEX1K，Stratix，Cyclone等。配合使用Altera公司提供的免费OEMHDL综合工具，如：LeonardSpectrum等可以达到较高的效率。现在主要推广QuartusII软件XILINX：FPGA的发明者，老牌PLD公司，全球第二大可编程逻辑器件供应商。产品种类较全，主要有：XC9500/4000，Spartan，Vertex。开发软件为Foundition和ISE。通常来说，在欧洲用Xilinx的人多，在日本和亚太地区用ALTERA的人多，在美国则是平分秋色。全球PLD/FPGA产品60%以上是由Altera和Xilinx提供的。可以讲Altera和Xilinx共同决定了PLD技术的发展方向。4.2EPLD器件介绍通过EPLD器件的性能、价格、供货渠道等等各方面进行综合考虑，公司通用库中收录了Lattice公司的ispMACH4000V系列和ALTERA公司的MAX3000A系列器件。涵盖了EPLD的所有应用范围。LATTICE的EPLD器件在速度性能、功耗、全局时钟、价格等方面性能都优于ALTERA公司的EPLD。但是ALTERA器件的开发环境优于LATTICE，Max＋PlusII是大家熟悉的EDA软件，功能全面、界面简单、使用方便。LATTICE公司的EPLD注：产品报价为2003年统计，进作参考。ALTERA公司的EPLD4.3FPGA器件介绍目前公司仍主推XILINX和ALTERA的FPGA,其它的品牌如ACTEL则不推荐,公司很少有项目选用ACTEL的,且该芯片性能不太稳定,性价比较差。ALTERA器件XILINX器件ALTERA器件

FLEX6000，只有6016A系列仍在用；

FLEX8000，没人用，不推荐;FLEX10K，信价比低，大多三极不推荐；

ACX1K，低价低端产品，推荐使用；

APEXII，不推荐使用，有更好的替代品；

APEX20K，三极不推荐（2/3）;

Stratix，内嵌DSP，推荐使用；

Cyclone，推荐使用。我司是ALTERA公司全球第二大采购商，其每个产品系列在我司都有代码：ACEX1K系列ACEX1K系列ALTERA推出的一款低价位芯片，核心电压是2.5V，兼容3.3V，逻辑单元576－4992；内嵌RAM:12K-48KBit。Stratix

系列对于大规模可编程器件，公司现在主推Stratix系列和Cyclone系列，但是这两个系列由于是推出时间不是很长，目前公司还没有全系列的代码。Stratix系列采用了0.13微米技术和全铜工艺，在很大程度上增强了性能，降低了成本。Cyclone系列是Stratix系列的简化版本，它去掉了DSP块，大量减少了FPGA的RAM和IO。据ALTERA公司提供的资料:FLEX6000系列价格约为6$/1000LEs;ACEX1K系列价格约为4$/1000LEs;Stratix系列和Cyclone系列价格约为1.5$/1000LEs;通用库中的Stratix和Cyclone系列器件XILINX器件Spartan、SpartanXLSpartan-II、Spartan-IIEVIRTEX/VIRTEX-EVIRTEX-IIXilinx公司的SPARTAN-IIE系列是该公司最成熟的产品之一，其特点是稳定的性能和较低的价格.Xilinx公司近期推出SPARTAN-III系列FPGA与ALTERA的CYCLONE系列竞争，但是目前尚无样片，通用库中的XILINX系列器件通用器件库中目前只有SPARTAN-IIE和VIRTEX-II系列的四个器件，但是将来肯定会收录SPARTAN-III系列的器件。Spartan、SpartanXLSpartan、SpartanXL目前在公司大量使用4.4Fmax介绍fmax(notincl.delaysto/frompins)or

fmax(incl.delaysto/frompins)tsu(InputSetupTimes)th(InputHoldTimes)tco(ClocktoOutDelays)tpd(PintoPinDelays)BCtcotsuE

ClockPeriodClockPeriod =Clock-to-out+DataDelay+SetupTime-ClockSkew =tco+B+tsu-(E-C)

Fmax =1/ClockPeriodfmax(notincl.delaysto/frompins)ACtcotsuEExternalInputDelayExternalOutputDelay

ClockPeriodInputPinPeriodOutPinPeriodBQSystemFmax=1/(thelongestofthe3followingdelays:ClockPeriod,InputPinPeriod,OutputPinPeriod)ClockPeriod=C+tco+B-E+tsuInputPinPeriod=ExternalInputDelay+A-C+tsuOutputPinPeriod=E+tco+Q+ExternalOutputDelayFmax(incl.delaysto/frompins)Fmax估算T=Tco+Tlogic+Troute+Tsu

Tco、Tsu

是固定的Troute=2×Tlogic:业内对布线延时与逻辑延时的统计分析表明,逻辑延时与布线延时的比值约为1:1到1:2

Tlogic=N×Tlut

FPGA最大速率的估算（三）通常一个良好的设计，组合逻辑的层次控制在4层以内FPGA最大速率的估算（四）Tlogic=4×TlutTmax=Tco+Tlogic+Troute+Tsu = Tco+Tsu+3*Tlogic = Tco+Tsu+12*TlutFPGA最大速率的估算（五）4.5FPGA选型总结综合以上两点可得:中小规模FPGA（500－5000LEs），单板时钟速度不高（50M以下），建议选用ALTERA的ACEX1K系列；中小规模（2K－6KLEs），且有一定速度要求(50-100M)，建议选用XILINX的Spartan-IIE系列。大规模(3K-110KLE)，时钟速度要求较高时，建议选用ALTERA的Cyclone、Sratix系列和XILINX的VIRTEX-II系列。北研FPGA使用现状五、设计建议约束时钟流水线编码方式5.1约束开发软件都提供了大量的器件约束选项。通过它可以提高设计运行性能。时钟约束：确定全局时钟，分配局部时钟；期望时钟频率、Tsu、Th、Tco等等；全局综合约束：速度和空间；管脚位置约束：IO信号确定管脚；管脚性能约束：摆率控制，快速输入输出控制等等；TS_C2PTS_C2STS_P2STS_P2POUT1QDQDOUT2位置约束:对重要的模块或网络可以通过设计软件进行指定放置区域和路径的处理；按照一定的语法结构，手动编写约束文件，如XILINX的LibrariesGuide指引；Altera的toolcommandlanguage(Tcl)等。5.2时钟设计中尽量使用同步设计,

这样可以增强健壮性（Robust）、可移植性，使得设计代码与器件相关性最小；竞争和冒险在设计中大量存在，同步时钟的使用能在很大程度上减小它们的影响；异步设计同步化能大幅提升设计的稳定性；如果异步设计无法同步化，那么同步设计和异步设计分开，便于约束；稳定的时钟是系统稳定可靠的重要条件。