音频用集成电路信号传输与控制接口要求

ICS31.200

CCSL56

SICA

团体标准

T/SICA004—2023

音频用集成电路信号传输与控制接口要求

Signaltransmissionandcontrolinterfacerequirementsforaudiointegratedcircuits

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2023-12-26发布2024-1-26实施

上海市集成电路行业协会发布

T/SICA004—2023

音频用集成电路信号传输与控制接口要求

1范围

本文件规定了音频总线系统架构，接口、电平、时序、应用协议以及测试等要求。

本文件适用于音频链路音频功放、音频编解码器等具有音频数据或控制信号传输功能要求的集成电

路产品。

2规范性引用文件

下列文件中的内容通过文中的规范性引用而构成本文件必不可少的条款。其中，注日期的引用文件，

仅该日期对应的版本适用于本文件；不注日期的引用文件，其最新版本（包括所有的修改单）适用于本

文件。

GB/T9178集成电路术语

GB/T17573半导体器件分立器件和集成电路第1部分：总则

GB/T17574半导体器件集成电路第2部分：数字集成电路

GB/T17940半导体器件集成电路第3部分：模拟集成电路

3术语和定义

GB/T9178界定的以及下列术语和定义适用于本文件。

3.1

控制流controlstream

在音频设备间传输的控制与状态信息。控制信息一般由主机发送给从机，控制音频设备的工作模式；

状态信息一般由从机发送给主机，显示从机状态。

3.2

数据流datastream

在音频设备间传输的音频数据信息。

4缩略语

下列缩略语适用于本文件。

I2S：集成电路音频总线（Inter-ICSound）

I2C：集成电路控制总线（Inter-ICControl）

TDM：时分复用(Time-divisionmultiplexing)

DDR：双倍速率（DoubleDataRate）

BCK：位时钟（BitClock）

WCK：帧时钟（WordClock）

DATA_MISO：主入从出数据（DATAofMasterInputSalveOutput）

学兔兔DATA_MOSI：主出从入数据（DATAofMasterOutputSalveInput）标准下载

DAC：数模转换（Digital-to-AnalogConvert）

ADC：模数转换（Analog-to-DigitalConvert）

PA：功率放大器（PowerAmplifier）

MIC：传声器（Microphone）

Codec：编解码器（Coder-Decoder）

RD：读指令（ReadCommand）

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WR：写指令（WriteCommand）

CMD：控制检测指令（Control&MonitorCommand）

MSB：最高位（MostSignificantBit）

LSB：最低位（LeastSignificantBit）

5音频接口总线系统架构

5.1基本要求

本文件定义的故障识别、处理和上报应基于音频集成电路基本功能正常且稳定，音频集成电路应符

合GB/T17573、GB/T17574、GB/T17940等基本要求。

5.2总线要求

5.2.1该接口应用于音频设备之间传输音频数据和控制监测信号，可实现全双工通信。音频设备之间

可同时传输音频数据与控制监测信号。该总线应为四线接口，包括：

a)帧时钟（WCK），用于指示每一帧的起始位置。

b)位时钟（BCK），每个时钟的上升沿驱动/采样1比特数据信号，下降沿驱动/采样1比特控制

信号。

c)串行信号1（DATA_MOSI），主机可在BCK时钟上升沿和下降沿驱动数据到DATA_MOSI，发送

给从机，从机在BCK时钟的下降沿和上升沿采样DATA_MOSI的数据。

d)串行信号2（DATA_MISO）,从机可在BCK时钟上升沿和下降沿驱动数据到DATA_MISO，发送给

主机，主机可在BCK时钟的上升沿和下降沿采样DATA_MISO的数据。

5.2.2单从机总线系统框架见图1，该接口中的BCK与WCK信号，既可由主机产生，也可由其他设备

产生，提供给主机与从机。多从机总线系统框图见图2，主机可同时与多个从机通信，DATA_MOSI和

DATA_MISO为两根单向信号线，且方向相反，实现主机与从机间的全双工通信。

帧时钟

位时钟

主机串行信号1从机

串行信号2

控制端

帧时钟

位时钟

主机串行信号1从机

串行信号2

图1单从机总线系统框图

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帧时钟

位时钟

主机串行信号1从机1

串行信号2

从机2

.

.

.

从机N

图2多从机总线结构框图

5.3码流要求

5.3.1概述

该接口在BCK时钟的上升沿和下降沿均可以传输信号，从而每个时钟周期可以传递2比特信号。其

中，1比特信号在时钟上升沿被驱动，在下降沿被采样；另1比特信号在时钟下降沿被驱动，在上升

沿被采样。该接口具有双沿发送和接收信号的特性，不同沿的信号可分为数据流和控制流。

示例1：

上升沿为数据流，下降沿为控制流，如图3所示。数据流为主机与从机之间传输的音频数据信号，控制流为主机与

从机间传输的控制监测信号。

音频数据控制信号

图3信号传输时序图

5.3.2数据流

该总线接口的数据流应兼容I2S和TDM接口。

示例2：

图4为兼容I2S格式的接口时序图示例，图5为兼容TDM格式的接口时序图示例。

帧时钟左通道右通道

学兔兔位时钟标准下载

数据CMDMSBLSBMSBCMDLSB

命令开始命令结束数据最高位数据最低位

控制信号

数据信号

图4兼容I2S格式的接口时序图

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帧时钟

位时钟

数据CMDMSBLSBCMDMSBLSBCMDLSBCMDMSBLSB

命令开始命令结束数据最高位数据最低位

通道0通道1通道N

控制信号数据信号

图5兼容TDM格式的接口时序图

5.3.3控制流

控制指令可分为读指令（RD）、写指令（WR）、控制监测指令(CM)以及可扩展的自定义指令，厂商

可根据实际情况定制非标准指令使用。读指令和写指令可用于主机与从机之间的非实时通信，控制监测

指令可用于主机与从机之间的实时通信。上述介绍指令的帧结构示例可参考附录A控制流帧结构示例（指

令的帧结构可根据实际情况调整，不限于附录A中表A.1所示的帧结构）。

6接口要求

6.1位时钟(BCK)

该总线应包括BCK信号（BitClock，位时钟），每个时钟周期的上升沿采样1比特数据信号，下

降沿采样另1比特控制信号。

6.2帧时钟(WCK)

该总线应包括WCK信号（WordClock，帧时钟）。WCK指示正在传输的通道和数据的起始位置，其脉

冲宽度可为一个BCK时钟周期宽度或一个通道信号持续的时间长度。

6.3串行信号1(DATA_MOSI)

该总线应包括DATA_MOSI信号（DATAOfMasterOutputSlaveInput，主出从入信号），DATA_MOSI

传输主机向从机发送的信号，主机应以二进制补码的形式发送音频数据流给从机，主机也可通过

DATA_MOSI信号线，向从机发送控制信号。

6.4串行信号2(DATA_MISO)

该总线应包括DATA_MISO信号（DATAOfMasterInputSlaveOutput，主入从出信号），DATA_MISO

传输从机向主机发送的信号，从机应以二进制补码的形式发送音频数据流给主机，从机也可通过

DATA_MISO信号线，向主机发送状态信号。

7电平与时序要求

接口电平与时序要求应满足对应音频用集成电路的设计规格书，可参考附录B接口电平时序要求示

例。学兔兔标准下载

8应用协议

8.1面向对象的协议

可根据对象特性自定义控制流，满足应用场景的需求。

注：音频设备具体可分为音频编解码器（Codec）、功放（PA）、音频传声器（MIC）、音频数模转换（DAC）/音频

模数转换（ADC）等芯片或模组。

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8.2诊断协议

可通过DATA_MISO信号线，传输音频芯片内部的诊断信息。

示例3：

芯片的电流信息、电压信息、中断等信息传递给上位机。上位机可根据回传的信息，可实现负载诊断、喇叭保护

等功能。

8.3控制指令

应根据音频设备的应用场景，设计相应指令。可参考本文件5.3节描述，分为读指令、写指令和控

制监测指令：

——读写指令实现音频芯片寄存器读写功能（类似I2C接口功能）。用于主机配置从机音频芯片中

寄存器，实现模式切换，参数优化等功能。读写时序示例可参考附录C。

——控制监测指令可用于实时控制和监测从机音频设备。该指令可实现一个实时反馈系统，即从

机接收到控制信息后，实时反馈从机的状态给主机，主机可根据监测状态调整控制信息。

9测试

9.1概述

通过数据流和控制流（控制流包括读写和控制监测指令）两类测试，判定接口是否正常。

9.2数据流测试

9.2.1为检验从机与主机间数据流通信及兼容性（I2S/TDM），从机内部应设置链路环回模式。图6

为环回测试的示意图，主机向从机发送数据并接收回传数据，并对比数据，其中从机音频接口模块内部

结构见9.2.2节图7。

帧时钟

数

位时钟

据

主机从机

比串行信号1

对串行信号2

图6环回测试示意图

9.2.2图7为音频接口模块的简略实现框图，主要分为四部分：

——帧时钟边沿检测模块，用于检测帧头位置；

——串并转换模块，将输入串行数据转换为并行信号；

——并串转换模块，将输入并行数据转换为串行信号；

——通道数据选择器，用于通路选择。

图7中的数据选择器，下行通路并行数据与上行通路并行数据通过寄存器配置为直连，即可实现链

路环回测试模式。

示例4：

数据流验证用例如下：

——主机通过DATA_MOSI口向从机发送全1数据流，主机接收DATA_MISO输出数据，应为全1。

——主机通过DATA_MOSI口向从机发送全0数据流，主机接收DATA_MISO输出数据，应为全0。

学兔兔——主机通过DATA_MOSI口向从机发送随机数据流，主机接收DATA_MISO输出数据，应与输入数据一致。标准下载

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同步并行加载

上传并行数据

数据线2并转串模块

（数据和控制）

上传串行数据

位时钟数据

选择

发送并行数据

数据线1

串转并模块

（数据和控制）

发送串行数据

同步并行加载

位时钟

帧时钟帧边沿检测

图7音频接口模块简略框图

9.3控制流测试

9.3.1总体要求

控制流分为读、写、控制监测共三个控制指令，主机应向从机按照定义好的帧格式发送控制流信号，

验证控制流的正确性。

9.3.2读写指令测试

控制流中的读写指令实现主机与从机中寄存器信息交互，可通过检验主机与从机之间的寄存器读写

操作验证读写指令是否正常。

示例5：

读写指令测试验证用例如下:

——主机发送错误的器件地址，从机应无法响应。

——主机发送正确器件地址，向从机指定寄存器写入数据，并读取从机相应寄存器地址的数据，读写数据应一致。

9.3.3控制监测指令测试

控制监测指令需针对所有指令逐一测试，各指令作用到从机后，从机做出的响应如与预期现象一致，

则判定合格。

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A

A

附录A

（资料性）

控制流帧结构示例

以一帧包含32比特的标准I2S接口为例，若一帧包含大于32比特，仅使用前32比特作为完整

的一帧控制信息。接口控制流帧结构见表A.1。控制指令分为读指令（RD）、写指令（WR）、控制检测

指令（CMD）以及保留指令。控制信号的起始位由WCK的上升沿（或下降沿）指示确定，每帧的前3

比特为控制指令。

读写指令为慢速控制指令。3比特指令编码后接5比特器件地址编码、8比特寄存器地址编码，

然后紧接8比特写入/读取寄存器中的数据，预留8比特保留位。

控制监测指令为快速控制指令。3比特控制指令后接13比特控制监测信息，每个通道的控制监测

信息相互独立，可实现多通道的实时控制监测，每个通道的控制监测位可根据实际应用，自定义帧结构。

表A.1控制流帧结构

Bits

命令类型

31302928272625242322212019181716

读001

器件地址寄存器地址

写010

控制检测011通道0控制信号/通道0监测数据

保留保留保留

Bits

命令类型

1514131211109876543210

读保留

寄存器数据[7:0]

写

控制检测011通道1控制信号/通道1监测数据

保留保留保留

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B

B

附录B

（资料性）

接口电平时序要求示例

B.1图B.1是接口发送与接收的时序要求以及输入输出IO电压阈值示意图。

注：IO指输入/输出(Input/Output)。

t_RCTt_HCt_RCTt_HC

V_OH

位时钟t_LCV_OLV_IH

t_htr位时钟

t_LCt_hrt_sr

t_htrt_dtrV_IL

t_dtrt_srt_hr

串行信号1

/串行信号2串行信号1

/串行信号2

帧时钟

帧时钟

a)接口发送时序要求示意图b)接口接收时序要求示意图

标引序号说明：

T——时钟周期

t_HC——时钟高电平持续时间

t_LC——时钟低电平持续时间

t_sr——建立时间

t_hr——保持时间

t_dtr——发送数据延迟时间

t_htr——发送数据保持时间

V_OH——输出高电平对应的电压阈值

V_OL——输出低电平对应的电压阈值

V_IH——输入高电平对应的电压阈值

V_IL——输入低电平对应的电压阈值

图B.1接口发送与接收的时序要求示意图

B.2电平标准见表B.1，输入/输出低电平对应的电压阈值为IO接口电压标准V_IO的30%，输入/输

出低高电平对应的电压阈值为IO接口电压标准V_IO的70%。

表B.1接口电平要求

电压阈值（V）

V_OL0.3*V_IO

输出

V_OH0.7*V_IO

V_IL0.3*V_IO

输入

V_IH0.7*V_IO

B.3时序的具体要求限制了各时序变量的范围，见表B.2。

表B.2接口时序要求

主机从机

标注

学兔兔最小值最大值最小值标准下载最大值

时钟周期TT_trT_r注1

t_RC0.05T0.05T

时钟占空比：

t_HC0.45T0.55T0.45T0.55T注2

t_LC0.45T0.55T0.45T0.55T注2

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表B.2接口时序要求（续）

主机从机

标注

最小值最大值最小值最大值

发送端：

t_dtr0.3T0.3T注3

t_htr00注3

接收端：

t_sr0.1T0.1T注4

t_hr00注4

注1：主机与从机时钟均有最高工作频率，接口的时钟周期T必须大于t_tr和t_r。

注2：该接口采用DDR的实现方式，需保证时钟上升沿与下降沿相互的间隔保持相同，表格中t_HC，t_LC限定了时钟

的占空比，保证各个沿的间隔均匀，时序稳定。

注3：输出延迟时间t_dtr和输出保持时间t_htr会直接影响接收端的建立/保持时间。

注4：接收端的时序应满足建立时间t_sr和保持时间t_hr要求。

B.4典型的IO口电平标准，需满足表B.3和表B.4电平要求：

表B.3电平要求示例

电压阈值(V)

V_OL0.54

输出

V_OH1.26

V_IL0.54

输入

V_IH1.26

注：表B.3中，假设V_IO的电平为1.8V。

表B.4电平要求示例

电压阈值(V)

V_OL0.36

输出

V_OH0.84

V_IL0.36

输入

V_IH0.84

注：表B.4中，假设V_IO的电平为1.2V。

B.5典型的音频传输速率下，需满足表B.5时序要求。

表B.5时序要求示例

最小值典型值最大值条件

时钟周期（T/ns）325.5208

时钟沿时间（T_RC/ns）16.276T_RC<0.05T

时钟高电平时间（T_HC/ns）146.4844T_HC>0.45T

学兔兔时钟低电平时间（T_LC/ns）146.4844标准下载T_LC>0.45T

输出延迟时间（T_dtr/ns）97.6563T_dtr<0.3T

输出保持时间（T_htr/ns）0T_htr>0

建立时间（T_sr/ns）32.55208T_sr>0.1T

保持时间（T_hr/ns）0T_hr>0