第九讲数字电路的时序问题

第九讲数字电路时序问题电子科学与技术系shizaifeng@

1一、概述——时钟技术由于日益增大的芯片尺寸和不断提高的时钟频率，时钟分布已成为主要的设计问题，这些问题可以通过避免运用全局时钟以及运用自定时方式设计电路来加以克服。如果到了设计过程的最后阶段才考虑时钟布线，此时大多数的芯片版图已成定局，很难合理分布时钟网络。而且还会造成多个时序约束，从而影响最终的电路性能和工作。在一个复杂电路的设计中，应在设计的早期阶段就考虑时钟的分布，因为时钟分布会影响到芯片的平面布置。天津大学·《大规模集成电路设计》课件shizaifeng@一、概述——解决各信号延时不确定性1.采用同步系统：即产生时钟信号（clocking），用以协调把数据写入存储元件的时间（周期地保持住所有的信号,使这些信号的延时人为地相同，使电路能按预先确定的次序正确执行）解决办法2.采用异步系统：完全避免时钟self-timing:保持住所有信号直至最慢的信号到来．这是一种局部解决时序问题的方法由于需要把各信号按时一起处理,必须解决各信号延时不确定性的问题天津大学·《大规模集成电路设计》课件shizaifeng@二、数字系统的时序分类根据信号与本地时钟的关系来分：同步互连1中等同步互连2近似同步互连3异步互连4天津大学·《大规模集成电路设计》课件shizaifeng@二、时序分类——同步互连天津大学·《大规模集成电路设计》课件shizaifeng@二、时序分类——中等同步互连天津大学·《大规模集成电路设计》课件shizaifeng@二、时序分类——近似同步互连天津大学·《大规模集成电路设计》课件shizaifeng@二、时序分类——异步互连天津大学·《大规模集成电路设计》课件shizaifeng@三、同步设计——同步时序原理天津大学·《大规模集成电路设计》课件shizaifeng@例题：计算传播延时和污染延时（课本p364）由于存在虚假路径，组合逻辑最坏情况的传播延时不能简单地通过相加各个逻辑门的传播延时来计算。关键路径很大程度上取决于电路的拓扑结构和数据的相关性天津大学·《大规模集成电路设计》课件shizaifeng@三、同步设计——时钟的不确定性来源天津大学·《大规模集成电路设计》课件shizaifeng@时钟的不确定性的影响分类由于工艺和环境的变化,以及连线耦合等因素的影响,时钟信号会在空间和时间上发生偏差,这会导致电路性能下降或电路出错偏差空间上两个不同点处时序上等同的两个时钟沿在到达时间上的差别成为始终偏差抖动空间上同一个点处时钟周期随时间的变化。

抖动是一个平均值为零的随机变量天津大学·《大规模集成电路设计》课件shizaifeng@时钟偏差天津大学·《大规模集成电路设计》课件shizaifeng@正时钟偏差与负时钟偏差天津大学·《大规模集成电路设计》课件shizaifeng@正时钟偏差与负时钟偏差天津大学·《大规模集成电路设计》课件shizaifeng@ClockSkew问题天津大学·《大规模集成电路设计》课件shizaifeng@正时钟偏差天津大学·《大规模集成电路设计》课件shizaifeng@正时钟偏差（续）天津大学·《大规模集成电路设计》课件shizaifeng@负时钟偏差天津大学·《大规模集成电路设计》课件shizaifeng@三、同步设计（3）时钟的抖动天津大学·《大规模集成电路设计》课件shizaifeng@具有反馈的数据通路结构天津大学·《大规模集成电路设计》课件shizaifeng@时钟抖动的影响天津大学·《大规模集成电路设计》课件shizaifeng@Skew和Jitter共同作用的影响正的Skew可以改善性能，但Jitter总是降低性能因为对Jitter总是考虑最坏情况天津大学·《大规模集成电路设计》课件shizaifeng@最长时钟周期（最低时钟频率）发生天津大学·《大规模集成电路设计》课件shizaifeng@信号竞争最容易发生在天津大学·《大规模集成电路设计》课件shizaifeng@四、同步失效（亚稳态）现象同步失效发生的场合：若数据和时钟不能满足寄存器Setup和HoldTime的要求则会发生亚稳态同步失效，这是因为:存储元件的本质是双稳态器件此时时钟采样到的输入数据非常接近反相器的阈值发生在两个独立无关的同步时钟选通的边界上发生在一个同步时钟系统及非同步输入信号的接口处。天津大学·《大规模集成电路设计》课件shizaifeng@同步器一个异步输入可以在相对于同步系统时钟边缘的任何时刻改变其值。如果异步输入在它的过渡中间被采样，那么异步输入的这个不确定状态就会送入到同步系统中，造成竞争，冲突甚至系统的崩溃。因此一个异步信号必须被分辨成高电平或低电平状态后才能把它送入到同步系统中去（只要尽快得到唯一确切的结果，至于分辨出来是高电平还是低电平实际上是没有多大关系的）。实现这样一种分辨或确定功能的电路称为“同步器”。天津大学·《大规模集成电路设计》课件shizaifeng@一个简单的同步器天津大学·《大规模集成电路设计》课件shizaifeng@改善同步失效的措施采用同步器：由两个Register构成，它允许第一个Register的输出能在一个整周期中被分辨采用更多的Register相串联可改善亚稳态失效，但同时增加了同步器的Latency,而且同步器故障难以跟踪，因此其数量应尽量少。（每个系统最多1~2个）同步器的设计原则：保持分辨电路快速，即减小同步器的分辨率时间常数天津大学·《大规模集成电路设计》课件shizaifeng@MeanTimetoFailure天津大学·《大规模集成电路设计》课件shizaifeng@一个同步器的例子Tf=10nsec=TTsignal=50nsectr=1nsect=310psecVIH-VIL=1V(VDD=5V)N(T)=3.9x10-9errors/secMTF(T)=2.6x108sec=8.3yearsMTF(0)=2.5μsec天津大学·《大规模集成电路设计》课件shizaifeng@五、基于Latch的流水线天津大学·《大规模集成电路设计》课件shizaifeng@剩余时间借用

Slack-borrowing天津大学·《大规模集成电路设计》课件shizaifeng@天津大学·《大规模集成电路设计》课件shizaifeng@天津大学·《大规模集成电路设计》课件shizaifeng@6、时钟分布网络（1）采用单个缓冲器（逐级增大的缓冲器）来驱动全局时钟供给所有模块，保证ClockSkew的要求。（2）采用分布式树结构（二叉树或H树),使每个模块可以得到完好的时钟，能与模块的延时很好地匹配，或者使时钟的分配可以安排得使任何RC延时发生在SafeSlew的方向上（如与数据流的方向相反）天津大学·《大规模集成电路设计》课件shizaifeng@H-Tree时钟网络ClockClockIdleconditionGatedclock在各层次可引入门控时钟，在不需要的时候可以关闭时钟信号如果路径被很好地平衡预算,clockskew可以是0天津大学·《大规模集成电路设计》课件shizaifeng@ClockGridNetwork分布式网格结构缩短了从驱动器到负载的距离优点在于允许设计后期进行改动，因为在芯片各处都能得到时钟缺点是有许多多余的时钟线，功耗较大天津大学·《大规模集成电路设计》课件shizaifeng@DECAlpha21164(EV5)300MHzclock(9.3M个晶体管，16.5x18.1mm的die，0.5微米CMOS工艺)单相时钟最大时钟负载3.75nF

动态逻辑时钟网的功耗20W(outof50)

两层时钟分布时钟信号先通过位于芯片中央的6级缓冲器Secondarybuffersdrivetheleftandrightsidesoftheclockgridinm3andm4最终驱动反相器的等效晶体管宽度58cm!!天津大学·《大规模集成电路设计》课件shizaifeng@天津大学·《大规模集成电路设计》课件shizaifeng@ClockSkewinAlphaProcessor绝对偏差小于90ps关键指令和执行单元的时钟在65

ps内到达天津大学·《大规模集成电路设计》课件shizaifeng@时钟网络布线的一般方法对时钟信号仔细布线。层次化的时钟缓冲技术使本地时钟的延时相同，从而达到控制时钟Skew。中间应当有几个时钟的缓冲层取决于互连线的材料尺寸，也取决于时钟网络的扇出。缓冲器的作用：把本地的时钟节点与时钟源隔离，以减轻时钟源的驱动负载改善因时钟线的RC网络造成的时钟波形的变差，减少了绝对的延时（Skew）值。这一方法并不能达到零的Skew。实际上没有必要达到零的Skew。而只需要把Skew限定在一定的范围内。天津大学·《大规模集成电路设计》课件shizaifeng@七、自定时系统天津大学·《大规模集成电路设计》课件shizaifeng@自定时系统的例子天津大学·《大规模集成电路设计》课件shizaifeng@自定时的特点自定时步骤有效地区分了在电路时序中包含的“实际时序”和“逻辑排序”。完成信号“Done”保证了实际的（物理的）时序约束被满足并保证该电路在接受新的输入之前是稳定的。“Acknowledge”和“Request”信号即通常所谓的“握手信号”则保证了“逻辑排序”。天津大学·《大规模集成电路设计》课件shizaifeng@自定时步骤的优缺点优点：同步系统的时序信号以全局为中心，而自定时系统的时序信号一般是局域的，避免了分布高速时钟带来的所有问题和开销。自定时的同步是局域取得的，无任何对全局的副作用，这可以增加设计的模块化自定时把实际的和逻辑的排序机理分隔开，使有潜力提高性能一个自定时电路是以硬件的平均速度进行的，而不