【《基于CPLD的频率计结构设计与实现》11000字】

基于CPLD的频率计结构设计与实现目录TOC\o"1-4"\h\u1.引言 11.1CPLD频率计设计背景 11.2CPLD频率计设计的目的 11.3CPLD频率计设计的意义 22.CPLD频率计设计原理 22.1测量原理 22.1.1测频法 22.1.2等精度测频法 32.2系统设计指标 42.3时序分析 52.3设计原理 62.4系统方案设计框图 62.5主要器件的选型 72.5.1单片机的选型 7STC89C52芯片 72.5.2CPLD介绍即器件的选型 7CPLD/FPGA原理 7MAXiiEPM240T100C5N芯片介绍 82.5.3显示器件的选型 83.频率计系统电路设计 93.1微处理模块设计 93.1.1时钟电路设计 93.1.2复位电路 103.2单片机电路设计 113.3电源电路设计 113.4LCD1602液晶显示屏模块设计 123.5CPLD电路设计 123.6指示灯电路设计 123.7JTAG电路设计 133.8按键电路 133.9电路连接仿真图 144.软件设计 144.1单片机程序设计 154.1.1单片机程序运行流程图 154.1.2单片机程序 154.2CPLD程序设计 164.2.1CPLD程序运行流程图 164.2.2CPLD程序 165.实验结果 185.1实物图 185.2功能展示 19参考文献 1摘要：载波频率信号检测技术是目前电子通信领域里最基本的信号测量处理方式,它是最重要的信号测量处理方式。由于这种用来进行频率测量的信号具备抗干扰能力强、易于无线传输等几个重要特点,可以直接获得相对比较高的频率测量和控制精确,被广泛应用在太空航天、电子、测控等各种工业领域。复杂型可编程数字逻辑电路器件CPLD因为其具有系统设计的集成程度高、运算执行速度快、开发周期短等主要优势而在其中大量存在,改变了传统数字电路的基础设计和工作方式,増强了逻辑电路设计工作的精确和灵活性。鉴于此,本文主要为大家提出了一种基于CPLD的新型数字信号频率测量仪的基础和原理研究方法。该滤波系统的设计软件电路简单,软件研究和开发潜力大,可以充分利用和挖掘,低频段滤波测量的数据精确性较好,有效度地防止了电磁干扰的直接侵入。从我们实验室的结果上来来看,采用了CPLD软件设计的这种电子集成电路,可以有效弥补目前传统的软硬件设计电子集成电路设计过程中的一些不足。在应用硬件工程设计中不能直接完成的自动仿真模拟实验机也可以在应用软件设计中进行实现,这也就是我们利用硬件CPLD进行设计的最大一个优点。同时本程序在QuartusII软件平台通过编译进行仿真,软件平台仿真完成设计过程可以有效节省软件设计成本资源,减少软件设计执行步骤,缩短软件设计执行周期。关键词：CPLD；EDA技术；频率计；测量1.引言1.1CPLD频率计设计背景20世纪后期,信息通讯技术、电子技术已经取得了飞速的进步和发展,在其强大的推动下,现代化的信息和电子产品几乎已经完全渗透到整个人类社会的每一个领域,有力地直接促进了我国社会和经济生产力的快速增长,促进了社会和经济信息化发达水平的大幅度提高。微电子设计技术的不断进步也极大地促使了传统的集成电路软件设计在不断向超大的设计规模、极低的设计功耗和性能超高速的集成电路设计方向前进和发展,在其设计的功能上,现代化的集成式微电路已经不再有可能完全实现所有单片机的微电子系统SOC(System

on

chip)的所有功能。自从我国进入上世纪九十年代以后,复杂型和可编程数字逻辑控制器件CPLD，英文全称Complex

Programmable

Logic

Device；已发展到现在成为当时中国ASIC的一个重要技术主流产品,在整个中国ASIC器件的市场中也是占据着较大的地位和市场份额。它们一般被认为具有多种可重复的编程连接特性,实现的这种连接工艺主要包括有闪烁背光EPROM连接技术、闪烁背光EPRON连接技术和闪烁背光EPROV连接技术,可用于固定一个长度的黑色金属线圈来直接实现多个逻辑控制单元之间的双向相连。这种高速连续式传输系统的结构不仅使我们能够更加简单自动地预测整个系统所要求的工作时间,同时也充分地保证了我们在系统中所设计CPLD的高速传输特点。CPLD的器件集成程度一般每门都可以到达数千乃至数万门,能够直接完成较大或者小规模的集成电路。现代电子应用设计工程技术的一个核心思想是EDA(Electronics

Design

Automation)电子技术，就是简单直接地依靠功能普遍全面的计算机,使得系统开发人员和设计师的整个系统开发工作只能局限于直接地利用系统软件的一种手段,就是直接地利用硬件系统的功能描述语言和EDA两种编程软件语言的形式来直接地完成对系统中的相关硬件主要功能的设计和实现。因此利用EDA设计技术为发展现代化的电子设计理论和电路设计的理论表达与设计实现过程提供了更多可能性。1.2CPLD频率计设计的目的随着电子科学信息技术与现代计算机技术应用的不断融合发展,测量过程控制应用系统层出不穷。我们在具体的数字信号电路测量中大多数时候使用的信号是一个模拟信号和一个数字控制开关。还有人会经常可能碰到以微波频率为主要参数的方法测量物理信号。例如电电流量等对于这些以检测频率为主要参数的被动检测测量信号通常需要采用检测频法,频率的检测量在工业生产和应用科研技术部门中经常得到使用,也是一些大型通信系统实时频率检测的重要部分组成的一部分。数字频率计是一种直接用十进制数字来显示被测量信号频率的测量装置。可以测量正弦波、方波、三角波、尖脉冲信号和其他具有周期特性的信号的频率，测量它们的周期。数字频率计有很多用处：经过改装以后，可以测量脉冲宽度，做成数字式脉宽测量仪;可以测量电容做成数字式电容测量仪;在电路中増加传感器，还可以做成数字脉搏仪、计价器等等，因此数字频率计在测量物理量方面应用广泛。随着数字电路的飞速发展，数字频率计的发展也很快。通常能对频率和时间两种以上的功能进行数字化测量的仪器，称为数字式频率计。1.3CPLD频率计设计的意义在一种传统的电机自动化控制管理系统中,通常把一个简称为单片式电机自动化控制系统的电路设计作为一个电路控制器的基础和核心,同时又辅以其他与之相应的电路控制元器件,使其能够构成一个电路控制的整体。但这种电磁干扰控制技术由于其硬件内部的连线复杂、可靠性较低。在实际仪器的应用中往往会需要使用外部高可扩充度的芯片,这大大地增加被引入电磁干扰的仪器系统软硬件的体积,还很有可能会大大地增加被引入电磁干扰。对一些集成体积小的数据控制处理系统,要求以尽可能小的控制器件集成体积可以实现尽可能复杂的数据控制处理功能,直接将其应用于微单片机及其他可扩展控制芯片就难以达到所有者期望的控制效果。目前许多高速低精度的高速数字频率计都可以采用高速单片机软件加上外部的高速频率计数器软件来进行实现。然而如果单片机的测速时钟工作频率较低就会导致测速比较慢,并且在这种方式设计中,由于单片PCB板的信号集成度不高,导致由于PCB板连接面积大,信号传输总线线长,因此难以有效提高测速计数器的时钟工作频率。另外,PCB板的主要器件系统集成度不高还很有可能甚至会直接导致使得采用高频信号量化检测器的信号容易地同时接受到各种来自周围外界的大量电磁干扰,从而也就可能大大降低了信号量化检测的工作精度。复杂型数字可编程逻辑数字复杂逻辑数位频率电容量测试器开发设计主要特点是应用于软硬件的设计集成程序精密、运算代码执行速度快、开发周期短等几大基本特点,基于FPGA/CPLD的复杂逻辑数字频率计的应用硬件开发设计由于结构简单电路简洁,软件开发应用潜力大且可以同时得到充分软件开发者的挖掘,低频数字频率信号测量仪的数据采集精度高,有较大效率地完全防止了受到电磁干扰的直接辐射侵入。其独到之处主要体现在用虚拟软件技术取代了传统硬件。2.CPLD频率计设计原理2.1测量原理2.1.1测频法测频法原理如图2-1分频器分频器时间闸门计数器显示晶振时基分频Fx图2-1测频法原理根据谐波率的基本定义,率指的是谐波指指在单位谐波时间内一个周期谐波信号的平均发生频率次数。图中晶振信号提供了每次测量的持续时间作为基准,分后输出去同时开启与自动关闭同时间的阀门。们自动开启时,计数器的门开始自动计数,门自动关闭时则停止自动计数。若门口开放式待测信号的频率值为NxTw,计算参数值为FxNx,则被动待测射频信号的频率值为Fx=NxTw用该方法来计算其测量率,对于射频信号测量的频率要求相对较低的被动待测射频信号来说,存在着被动待测信号的实时性和射频信号测量准精度之间的矛盾。2.1.2等精度测频法电路的工作基本原理主要是:通过使用电路触发器控制使电路预置输入闸门开关信号与预置输入开关信号进行同步,实现电路同步输入开关门,使得电路实际同步开门持续时间准确地达到等于预置输入开关信号开门周期的最小整数倍,从而有效消除对输入信号计数产生的±l量化误差。而实际上的开门工作时间通过对此开门时间段内的一个标准开门时钟输出信号进行计数计算得到。CPLD的基本原理图如图2-2所示：图2-2CPLD基本原理图图2-2CPLD基本原理图输入信号同步闸门信号的波形图如图2-3所示图2-3同步电路波形图由实际开门时间T＝Ns×Ts＝Nc×Tc，得fs＝fc×Ns/Nc对一个标准输入时钟计数信号进行计数虽然存在±1的宽度量化计数误差,但标准时钟计数信号对于频率上的fc精度很高,所以对于Nc的±1量化计数误差的精度相对值很小,而且该量化误差和一个输入时钟信号上的频率宽度fs无关,因此在某个高宽度测频闸门下的某个测频宽度范围内它也可以直接获得同样高的宽度测试计数精度。这种方法称为等精度测频法。等精度频率计主控结构如图2-2所示图2-2等精度频率频率计主控结构测频测控时序如图2-3所示图2-3频率计测控时序预置门控调试测频器的信号宽度大于一个cl时其所需要的信号选择曲线的宽度范围大于0.1~1s之间(我们通过门控调频测试器的测频信号实验可以得出结论:cl在这个一定的宽度内所需要的选择测频信号的持续时间和曲线的选择宽度范围对门式电控调试测频器的信号选择精确几乎不存在太大的因素影响)。BZH和TF分别依次使用了这样一个是个高速待检频率信号的计数器.BZH对被检预测标准单位待检预测测试频率信号函数中的信号(被检标准单位待测频率信号的函数分别作为参数小于s和Fs)依次重新进行了计数,设计该信号参数后的计算结果表示为参数S=Ns;TF对被测预检标准待检预测标准频率函数信号(被检标准待测频率信号函数为小于S的S和Fx)依次重新进行计数,计数后的计算结果为参数S=Nx,则为参数S=N有FxNx=FsNs2.2系统设计指标在传统测量频率的方法中当，被测信号的信号频率发生变化，测量精度也会随着发生变化。使用局限较大。等精度频率计测量精度很高，并且测试频段一直保持完全准确，被测信号精度不会随被测信号频率变化而发生变化。利用该款单片机与专用CPLD联合设计一款等效高精度频率计,待发被测信号脉冲的自动检测及脉冲计数计算部分由专用CPLD自动实现,CPLD的脉冲计数计算结果的发送由专用单片机自动进行频率计算,并将最终脉冲频率计算结果显示在一个数码管上。要求该频率计产品具有较高的精度测量测试精度,且在整个振动频率测量区域内都能始终保持恒定的精度测试测量精度,具体测量指标要求如下:a)产品具有适用频率范围测试显示功能:适用测频频率范围100hz~5mhz。测频误差精度:相对误差恒定值为额定基准工作频率的万分之一。b)产品具有脉宽精度测试控制功能:正常测试脉宽范围10μs~1s,测试脉宽精度:0.1μs。c)本机具有根据占空比控制测试时间功能:保证测试时间精度1%~99%。d）具有相位测试功能。2.3时序分析频率计的基本工作过程为：CPLD中计数器计数——单片机接收计数结果——清零计数器——计算频率——显示。输入信号频率最高为10MHz。可调节的闸门，能使频率较高时，计数器的计数范围不至于过大，这样可以节省CPLD上的资源开销，并减轻单片机的运算量。不同宽度的闸门在时钟信号的分频链上选择得到。调节闸门由单片机判断出输入信号的频率所在范围之后完成。CPLD在单片机接收计数结果、清零计数器、计算得到信号频率、调节闸门之后才有必要开始新一轮计数。而CPLD每有新一轮计数结果须发送信号通知单片机，此时单片机正在循环显示频率，直至需要开始接收新的计数结果。为及时响应，应将此信号接至单片机的P3.2（外部中断0）或P3.3（外部中断1）引脚触发一个外部中断。中断函数不妨简单地写为改变一个标志位的值，将此标志位作为显示循环是否结束的判断条件。这个位变量名为busy。每当外部中断被触发，busy置1，意味着单片机将结束显示循环；接着单片机将“忙碌于”接收、清零、计算、调节。每当这几个环节结束，busy置0，表示单片机已不“忙碌”，正在显示。如下图2-5所示。其中，清零信号可以在接收结束和busy置0前任意时刻给出。图2-5busy波形这样，CPLD什么时候开始新一轮计数也需要用到这个busy变量作为判断条件，故用单片机中的P3.7定义busy为sbit型变量，并将P3.7引脚连接到CPLD。CPLD这样判断：CPLD中用一个newcnt标志位来表示是否开始新的计数，newcnt值只在闸门上升沿时改变，每次闸门上升沿时判断busy是否为1，若为1，newcnt置0，不允许计数；反之，newcnt置1，允许计数。每次输入信号（或时钟信号）下降沿时判断newcnt是否为1，若为1，进行计数；反之，不进行计数，即锁存计数结果。这样可以保证每一轮计数都是在一个完整的闸门时间内进行的，因为是否计数是在每次闸门上升沿时决定的。现在需要讨论的是CPLD。在还没有新的外部计数中断结果时怎样自动发送一个信号源并触发一个单片机的一个外部计数中断。单片机外部直流电压温度中断线路触发方式有低直流外部电压温度水平和直流电压温度下降沿直流中断线路触发两种主要工作触发方式。。对于低电平中断方式，在响应之后还必须及时撤消该引脚上的低电平信号或者是采用其他方法来避免重复响应，比如响应（busy置1）之后关掉这个外部中断，直到busy置0后才开启，这对前面讨论的工作过程并无影响，因为本来外部中断就是在busy为0时才有可能被CPLD触发。也可以使CPLD发出一个下降沿信号触发单片机中断，这样单片机不必反复地开启和关闭这个外部中断，程序略显简洁。具体实现方法是：CPLD中取一个引脚连接到单片机P3.2或P3.3引脚，变量名为news，每当闸门下降沿时，判断newcnt是否为1，若为1，表示有一轮新的计数结果，需要通知单片机，此时该引脚发出下降沿。因为需要的是下降沿，所以news置0前应已被置1，可以在闸门上升沿时将news置1。2.3设计原理本设计主要由单片机STC89C52芯片、MAXIIEPM240T100C5N芯片、和液晶显示器等部分组成。由用户通过连接单片机的输入，后经过单片机和MAXII进行频率判断。本系统共有两部分构成，硬件部分与软件部分，设计中各个电源开关硬件系统组成部分主要由各个电源硬件输入、信号采集处理、判断、显示等部分组成。软件部分对应的由CPLD程序、单片机程序等组成。2.4系统方案设计框图液晶显示模块液晶显示模块单片机模块限流电阻网络CPLD时钟模块放大整形模块电源模块电源模块待测信号图2-6原理框图等精度频率计的系统框图如图2-6所示,该系统主要包括外接电源模块、信号放大整形电路、测频电路、信号接收装置、单片机控制模块、CPLD模块、显示模块和时钟模块。信号放大整形电路的作用是用来完成对待测信号的初步处理，以便作为FPGA的输入信号使用。测频电路是系统的核心电路模块，由FPGA实现。标准频率源由波形发生器实现，为FPGA提供频率信号。单片机电路模块也是本系统的核心之一，控制FPGA进行测频操作，并读取测频数据，做出相应数据处理。显示模块釆用LCD1602液晶显示屏显示测试结果。2.5主要器件的选型2.5.1单片机的选型单片机功能介绍单片式微机控制模块直接实现了对整个数字测频控制系统的实时控制,其中主要包括了cpu和两个数码管的实时显示和自动控制。测频所需要主机允许的控制信号由一个数控单片机在测频输入口自动地发出,并且一个测频单片机的一个p0口主机有程序地负责对其进行一个测频周期的循环并有程序地不断地读取和发送给一个单片机各自发送的各种自动测频检验结果中的数据(BZH、TF)两个自动计数器中的各种自动测试。数测频的结果,每次都只能够分别向用户传输8位(或8位)的测频数据),p0口负责向一个单片机端口发送一个终止控制记数信号,单片的主机也就是是说可以通过完全终止的控制信号输出来直接知道每次测频所允许需要的一个记数信号是否完全终止,以此来决定何时主机才能完全开始终止读取这些测频数据。STC89C52芯片STC89C52RC主要功能是由美国STC公司自主研发和设计生产的一种低成本功耗、高性能的8位数字微控制器,它是一个8k一个十二行字节的控制单元系统及一个flash的存储器。stc89c5rc虽然使用了最比较经典的MCS-51单片上主机,但是它们都已经进行了许多次改进才最终让我们使这些单片上的芯片本身已经拥有了一些在传统51单片上主机所不能实现的许多功能。2.5.2CPLD介绍即器件的选型CPLD/FPGA原理FPGA这个关键词也就是总线阵列的一个英文字母全称就是FieldProgrammableGateArray的一个拉丁英文字母缩写,即现场网络应用系统中的一个通用可编程形式总线-也称门扑式总线阵列,它主要是在应用PAL、GAL、EPLD等现场可编程阵列器件的技术基础上进一步研究发展的技术产物。FPGA采用了逻辑单元阵列LCA（LogicCellArray）这样一个新概念，内部包括可配置逻辑模块CLB（ConfigurableLogicBlock）、输出输入模块IOB（InputOutputBlock）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：1)芯片采用采用FPGA芯片设计出的ASIC集成电路,用户不必再需要直接投片进行生产,就这样能快速得到一套合用的设计芯片。2)FPGA它也可以用做其它全方位定制或半定制产品ASIC集成电路的应用中试试验样片。3)FPGA内部有丰富的触发器和I/O引脚。4)FPGA它是各类ASIC集成电路中器件设计完成周期最短、开发过程费用最低、的重要器件之一。5)FPGA这是一种主要采用高速频率chmos的高频制造电路工艺,功耗低,并且它们能够与高速cmos、ttl等高电平电路进行无缝兼容。MAXiiEPM240T100C5N芯片介绍本设计选用EPM240T100C5N芯片。因为MAXII系列是一款即开即用非挥发性的CPLD产品，它由基于0.18μm技术的6层金属Flash组成，其密度从240至2210逻辑单元LE即128至2210等效宏，具有非挥发性的8K比特存储器。MAXII为客户端提供了高速、高性能的IO端口,这些端口可靠地与其他架构的CPLD端口进行对接。以多电压核、用户flash存储器ufm和增强型在线编程ISP为主要特色的MAXII,被广泛应用于各种可编程的减少成本和功耗大小的各种类型可编程的解决方案,例如总线桥连接器,I/O扩展,上电复位(por)和时间顺序控制,以及各种设备的配置器。MAXII为客户端提供了高速、高性能的IO端口,这些端口可靠地与其他架构的CPLD端口进行对接。以多电压核、用户flash存储器UFM和增强型在线编程ISP为主要特色的MAXII,被广泛应用于各种可编程的减少成本和功耗大小的各种类型可编程的解决方案,例如总线桥连接器,I/O扩展,上电复位(POR)和时间顺序控制,以及各种设备的配置器。2.5.3显示器件的选型工业字符型液晶屏幕,能够同时显示3个字符,160字符型液晶屏也叫160液晶屏，是一种专门用来显示字母、数字、符号等的点阵型液晶模块。它由若干个点阵字符位组成,每个新的点阵字符位都可能是一个可以直接用来显示一个点阵字符,每位之间可能只有一个小于点距的每位间隙,每行之间也可能只是一个行距间隙,起到了点阵字符的每位间距和每个行距之间隙的相互连接转换作用,正因为这样所以它就可能无法很好地将其显示为输出来的一个图形。在频率测量计的设计中,显示单元组成部分对于整个系统而言,是十分重要的。整个系统在进行设计时,其最后的结果需要经由一台显示器进行反应。此次频率测量计系统设计所使用的显示仪是LCD1602.图2-8为LCD1602的引脚图图2-7LCD1602引脚图各引脚功能说明如下表2-1所示:表2-1引脚功能说明编号符号引脚说明编号符号引脚说明1VSS电源地9D2数据2VDD电源正极10D3数据3VL液晶显示偏压11D4数据4RS数据/命令选择12D5数据5R/W读/写选择13D6数据6E使能信号14D7数据7D0数据15BLA背光源正极8D1数据16BLK背光源负极所以我们选用lcd1602主要理由是因为它本身具有了低微功耗,体积小,显示的视频内容多,超薄轻便等诸多重要优点。通常也适用于袖珍型智能仪表及低功耗的仪表应用程序。3.频率计系统电路设计3.1微处理模块设计频率计系统中使用的是51系列单片机控制器的两个经典款单片机，STC12C5A60S2单片机和STC89C52单片机就是体现8051经典内核的主要代表之一，是典型的低功耗单片机。STC89C52单片机可以在功能上满足频率计的需求，如果在设计中使用还能够降低整个频率计系统的成本，因此更加符合频率计程序系统。3.1.1时钟电路设计时钟电路又称为晶振电路，是系统工作的一个动力源头，当时钟电路不对系统进行起振功，那么系统就处于瘫痪状态，功能在完善，也带不动系统工作，达不到想要实现的效果，因此振动的作用是非常重要的，根据不同的型号，配比的起振的频率是不同的，本设计选用的STC89C52单片机，其起振连接的是12MHZ的晶振，以及2个22PF的电容，共同组成起振电路，达到系统的起振效果，在电路系统中分别连接X1和X2引脚。晶振电路如图3-1所示。图3-SEQ图3-\*ARABIC1晶振电路有源晶振是一个完整的振荡器。不需要复杂的配置电路。相对于无源晶体，有源晶振的缺陷是其信号电平是固定的，需要选择好合适输出电平，灵活性较差。有源晶振是不需要DSP的内部振荡器，信号质量好，比较稳定，而且连接方式相对简单。4脚的晶振一般都是有缘晶振，引脚分为VCC、GND、VC、OUT，供电电压一般有3.3V、5V、9V、12V，类型分为TC、OC、VC、MC，测试一般加电压，用示波器或者频率计测频率。独立震荡，输出固有频率。图3-SEQ图3-\*ARABIC2有源晶振电路3.1.2复位电路STC89C52单片机是自身集成了单片机最小系统，在元器件上，肉眼可见清晰的按钮，代表了单片机的复位按键，复位的功能就是将系统运行时处于的任何状态恢复到系统图最初设定的状态，也就相当于手机刷机后的一个状态，复位功能可以解决系统在运行中遇到卡顿现象，系统出现闪屏现状，系统出现显示数字乱码现象等等，一个复位按键就可以解决这个问题，轻触按键恢复原设置。实际上硬件电路中的阻容复位就可以满足需求，在程序中增加独立看门狗设计，更好的防止程序跑乱现象的发生。STC89C52单片机的RST复位引脚通过连接10K电阻和10μF电容，并连接按键按下进行系统的触发，这三部分组成整个复位系统。在频率计系统中，按下连接好的按键就能将频率计系统重启。图3-2为复位电路的模拟图。图3-SEQ图3-\*ARABIC3复位电路3.2单片机电路设计本设计最重要的一个部分起到控制全局的作用，把由输入设备输入经由信号放大整形电路处理过后的信号输送给CPLD设备也就是EPM240T100C5N芯片进行测频。图3-SEQ图3-\*ARABIC4单片机最小系统电路3.3电源电路设计AM1117S为一种输出电压为3.3V低功耗正向电压调节器，其可以用在一些高效率，小封装的低功耗设计中。特性如下：0.8A稳定输出电流图3-SEQ图3-\*ARABIC5电源模块3.4LCD1602液晶显示屏模块设计在频率测量计的设计中,显示单元组成部分对于整个系统而言,是十分重要的。整个系统在进行设计时,其最后的结果需要经由一台显示器进行反应。此次频率测量计系统设计所使用的显示仪是LCD1602。主要用于显示频率参数数字信息，在系统硬件电路的电路引脚中可以看到，该模块一共包含14个引脚，与单片机进行连接时使用的是10个数据引脚，显示屏的背光的电引脚VCC、地引脚GND以及1K电阻稳定显示模块。10个数据引脚中，读写控制管脚（R/W引脚）、使能控制端（E引脚）、数据控制管脚（RS)。P26-P27，P0.0-P0.7分别连接DB0-DB7这是7个控制引脚，完成显示数据的读写和使能操作。频率计系统中的LCD1602液晶显示模块设计如图3-6所示。图3-SEQ图3-\*ARABIC61602显示器3.5CPLD电路设计EPM240T100C5N在整个设计中也处于比较重要的位置，由CPLD测得待测信号频率。MAXII器件提供一个全局的时钟网络。该全局时钟网络由贯穿整个器件的4条全局时钟线组成，为器件内的所有资源提供时钟。这些全局时钟线也可以用作控制信号，例如清零clear，预置preset或输出使能。图3-SEQ图3-\*ARABIC7MAXii连接图3.6指示灯电路设计指示灯电路由两个LED等和两个10k电阻组成。指示灯亮起表示频率计进入工作状态。图3-SEQ图3-\*ARABIC8指示灯电路3.7JTAG电路设计JTAG是用来对芯片进行测试的，JTAG的基本原理是在器件内部定义一个TAP（TestAccessPort；测试访问口）通过专用的JTAG测试工具对内部节点进行测试。含有JTAGDebug接口模块的CPU，只要时钟正常，可以通过JTAG接口访问CPU的内部寄存器和挂在CPU总线上的设备，如FLASH，RAM，SOC（比如4510B，44Box，AT91M系列）内置模块的寄存器，像UART，Timers，GPIO等等的寄存器。JTAG测试允许多个器件通过JTAG接口串联在一起，形成一个JTAG链，能实现对各个器件分别测试。如今，JTAG接口还常用于实现ISP（In-SystemProgrammer，在系统编程），对FLASH等器件进行编程。图3-SEQ图3-\*ARABIC9JTAG电路3.8按键电路频率计中设置了1个用来按键用来开关整个电路，频率计系统中的按键设置电路如图3-10所示。图3-SEQ图3-\*ARABIC10按键电路3.9电路连接仿真图4.软件设计在本章之前，已经把频率计系统的所有电路、方案等各方面有关于硬件的需求都设计好了，本章就要开始设计频率计系统的软件了，主要就是使用C语言来开发单片机的代码，在编程语言中C语言是相对较完善的一种语言，也是学习中经常涉及的一种语言，因此本设计选用的这个语言，编写好代码，然后画出各模块的工作流程的流程图，CPLD部分本设计使用VHDL语言进行编程。基于传统测量频率原理的频率计的测量精度随待测信号频率的下降而降低，即测量精度随被测量信号的频率变化而变化。，在实际实验中有较大的局限性，与之不同的是等精度频率计具有较高的测量精度，而且在整个区域内能保持恒定的测试精。4.1单片机程序设计4.1.1单片机程序运行流程图图4-SEQ图4-\*ARABIC1单片机程序运行流程图4.1.2单片机程序详见程序附录4.2CPLD程序设计4.2.1CPLD程序运行流程图图4-SEQ图4-\*ARABIC1图4-SEQ图4-\*ARABIC1CPLD程序流程图开始初始化发出门限信号计数完毕？读取数据计算送入LCD显示频率YN4.2.2CPLD程序LIBRARYIEEE;--等精度频率计USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYGWDVPBISPORT(BCLK:INSTD_LOGIC;--CLOCK1标准频率时钟信号TCLK:INSTD_LOGIC;--待测频率时钟信号CLR:INSTD_LOGIC;--清零和初始化信号CL:INSTD_LOGIC;--预置门控制SPUL:INSTD_LOGIC;--测频或测脉宽控制START:OUTSTD_LOGIC;EEND:OUTSTD_LOGIC;--由低电平变到高电平时指示脉宽计数结束SEL:INSTD_LOGIC_VECTOR(2DOWNTO0);--多路选择控制DATA:OUTSTD_LOGIC_VECTOR(7DOWNTO0));--位数据读出ENDGWDVPB;--接下页ARCHITECTUREbehavOFGWDVPBISSIGNALBZQ,TSQ:STD_LOGIC_VECTOR(31DOWNTO0);--标准计数器/测频计数器SIGNALENA,PUL:STD_LOGIC;--计数使能/脉宽计数使能SIGNALMA,CLK1,CLK2,CLK3:STD_LOGIC;SIGNALQ1,Q2,Q3,BENA:STD_LOGIC;SIGNALSS:STD_LOGIC_VECTOR(1DOWNTO0);BEGINSTART<=ENA;DATA<=BZQ(7DOWNTO0)WHENSEL="000"ELSE--标准频率计数低8位输出BZQ(15DOWNTO8)WHENSEL="001"ELSEBZQ(23DOWNTO16)WHENSEL="010"ELSEBZQ(31DOWNTO24)WHENSEL="011"ELSE--标准频率计数最高8位输出TSQ(7DOWNTO0)WHENSEL="100"ELSE--待测频率计数值最低8位输出TSQ(15DOWNTO8)WHENSEL="101"ELSETSQ(23DOWNTO16)WHENSEL="110"ELSETSQ(31DOWNTO24)WHENSEL="111"ELSE--待测频率计数值最高8位输出TSQ(31DOWNTO24);--DATA<=x"E0"WHENSEL="000"ELSE--x"2E"WHENSEL="001"ELSE--x"00"WHENSEL="010"ELSE--x"00"WHENSEL="011"ELSE--x"10"WHENSEL="100"ELSE--x"00"WHENSEL="101"ELSE--x"00"WHENSEL="110"ELSE--x"00"WHENSEL="111"ELSE--x"00";BZH:PROCESS(BCLK,CLR)--标准频率测试计数器，标准计数器BEGINIFCLR='1'THENBZQ<=(OTHERS=>'0');ELSIFBCLK'EVENTANDBCLK='1'THENIFBENA='1'THENBZQ<=BZQ+1;ENDIF;ENDIF;ENDPROCESS;TF:PROCESS(TCLK,CLR,ENA)--待测频率计数器，测频计数器接下页BEGINIFCLR='1'THENTSQ<=(OTHERS=>'0');ELSIFTCLK'EVENTANDTCLK='1'THENIFENA='1'THENTSQ<=TSQ+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(TCLK,CLR)--计数控制使能，CL为预置门控信号，同时兼作正负脉宽测试控制信号BEGINIFCLR='1'THENENA<='0';ELSIFTCLK'EVENTANDTCLK='1'THENENA<=CL;ENDIF;ENDPROCESS;MA<=(TCLKANDCL)ORNOT(TCLKORCL);--测脉宽逻辑CLK1<=NOTMA;CLK2<=MAANDQ1;CLK3<=NOTCLK2;SS<=Q2&Q3;DD1:PROCESS(CLK1,CLR)BEGINIFCLR='1'THENQ1<='0';ELSIFCLK1'EVENTANDCLK1='1'THENQ1<='1';ENDIF;ENDPROCESS;DD2:PROCESS(CLK2,CLR)BEGINIFCLR='1'THENQ2<='0';ELSIFCLK2'EVENTANDCLK2='1'THENQ2<='1';ENDIF;ENDPROCESS;DD3:PROCESS(CLK3,CLR)BEGINIFCLR='1'THENQ3<='0';ELSIFCLK3'EVENTANDCLK3='1'THENQ3<='1';ENDIF;ENDPROCESS;PUL<='1'WHENSS="10"ELSE--当SS="10"时，PUL高电平，允许标准计数器计数，