CN120264819A 一种具有沟槽隔离和改进通道结构的垂直d-mosfet及制备方法 （杭州谱析光晶半导体科技有限公司）

(19)国家知识产权局(10)申请公布号CN120264819A(71)申请人杭州谱析光晶半导体科技有限公司地址310000浙江省杭州市萧山区瓜沥镇航钱路168号3幢4层405(自主分割)(72)发明人许一力李鑫刘倩倩(74)专利代理机构北京鑫浩联德专利代理事务所(普通合伙)11380专利代理师刘加龙(54)发明名称一种具有沟槽隔离和改进通道结构的垂直本发明涉及MOS半导体技术领域，且公开了一种具有沟槽隔离和改进通道结构的垂直D-MOSFET及制备方法，包括由若干个相互并列的栅极、栅氧化层以及半导体外延层，所述半导体阱层，所述栅极的截面轮廓呈三角形，所述栅极与栅氧化层的交接处沉积有多晶硅覆盖层；所述栅氧化层的截面轮廓呈半椭圆形状，所述多晶硅覆盖层的截面轮廓呈三角形。本发明通过将栅极的截面轮廓设计为三角形，并控制栅氧化层呈半椭圆形状，优化了电场分布和载流子迁移路径，21.一种具有沟槽隔离和改进通道结构的垂直D-MOSFET,包括由若干个相互并列的MOS元胞构成，单个所述MOS元胞包括漏极(1)、源极(2)、栅极(3)、栅氧化层(5)层，所述半导体外延层包括N衬底层(6)、N扩散层(7)、P+层(8)、P阱层(9)以及N阱层(10),其特征在于：所述栅极(3)的截面轮廓呈三角形，所述栅极(3)与栅氧化层(5)的交接处沉积有多晶硅覆盖层(4);所述栅氧化层(5)的截面轮廓呈半椭圆形状。2.根据权利要求1所述的具有沟槽隔离和改进通道结构的垂直D-MOSFET,其特征在于：所述多晶硅覆盖层(4)的截面轮廓呈三角形，其中多晶硅覆盖层(4)两侧的边处沉积形成有扩展层(11)。3.根据权利要求2所述的具有沟槽隔离和改进通道结构的垂直D-MOSFET,其特征在于：所述扩展层(11)的材质采用氮化钛或氮化钽中的一种。4.根据权利要求1所述的具有沟槽隔离和改进通道结构的垂直D-MOSFET,其特征在于：所述栅极(3)还包括有梳状栅(31),其中梳状栅(31)包括有七个纵向齿以及用于连接该七个纵向齿的横向梁。5.根据权利要求1所述的具有沟槽隔离和改进通道结构的垂直D-MOSFET,其特征在于：所述N衬底层(6)与N扩散层(7)的交接处通过离子注入向下形成有下凸栅(12),其中单个MOS元胞的中间处下凸栅(12)的截面高度高于两侧处下凸栅(12)的截面高度。6.根据权利要求1或3所述的具有沟槽隔离和改进通道结构的垂直D-MOSFET,其特征在于：所述N衬底层(6)与N扩散层(7)的交接处通过离子注入向上形成有上凹栅(13),其中单个MOS元胞的中间处上凹栅(13)的截面高度低于两侧处上凹栅(13)的截面高度。7.根据权利要求6所述的具有沟槽隔离和改进通道结构的垂直D-MOSFET,其特征在于：单个所述MOS元胞的中间处且位于漏极(1)与N衬底层(6)交接处沉积形成有场氧化层(14)。8.根据权利要求5或6所述的具有沟槽隔离和改进通道结构的垂直D-MOSFE,其特征在于：所述下凸栅(12)或上凹栅(13)均通过注入硼元素来形成P型结构层。9.一种具有沟槽隔离和改进通道结构垂直D-MOSFET的制备方法，其特征在于，应用于权利要求6-8任一项所述的具有沟槽隔离和改进通道结构的垂直D-MOSFET.所述的具有沟S1、基于N衬底层(6)来通过外延生长技术依次形成N扩散层(7)、P+层(8)、P阱层(9)及N阱层(10);S2、在半导体外延层表面蚀刻深沟槽，填充二氧化硅形成沟槽隔离结构；S3、通过光刻和干法蚀刻工艺在栅极区域形成三角形截面轮廓的栅极(3),并控制栅氧化层(5)的截面形状为半椭圆形；S4、在栅极(3)与栅氧化层(5)的交接处沉积多晶硅覆盖层(4),并通过刻蚀工艺使其截面轮廓呈三角形；S5、在多晶硅覆盖层(4)两侧边缘沉积氮化钛或氮化钽材料，形成扩展层(11);S6、通过向上倾斜离子注入硼元素形成中间低、两侧高的上凹栅(13);3技术领域[0001]本发明涉及MOS半导体技术领域，尤其涉及一种具有沟槽隔离和改进通道结构的背景技术垂直方向堆叠，电流从表面源极纵向流至底部漏极。沟槽隔离是在硅衬底上蚀刻深沟槽，填充二氧化硅(SiO₂)或多晶硅等绝缘材料。[0003]现有专利公开了一种沟槽型MOSFET的气隙隔离结构及其制造方法(公开号CN115966463A),制造方法包括：形成从第一掺杂类型的外延层的上表面延伸至其内部的沟槽；在沟槽内形成第二介质层，第二介质层包括覆盖沟槽顶部侧壁的第一部分以及位于第一部分下方的第二部分；在第二介质层围绕沟槽形成的空腔内形成栅极导体。该专利所公开技术中，会因为栅极的设计导致电场在边缘聚集，且沟槽隔离结构对寄生电容抑制不足，载流子迁移路径未充分优化，限制了器件的耐压能力和动态性能。发明内容[0004]本发明为解决现存的技术问题而提供一种具有沟槽隔离和改进通道结构的垂直[0005]为解决上述技术问题，根据本发明的一个方面，更具体的说是一种具有沟槽隔离处沉积有多晶硅覆盖层；所述栅氧化层的截面轮廓呈半椭圆形状。[0006]更进一步的，所述多晶硅覆盖层的截面轮廓呈三角形，其中多晶硅覆盖层两侧的边处沉积形成有扩展层。[0007]更进一步的，所述扩展层的材质采用氮化钛或氮化钽中的一种。[0008]更进一步的，所述栅极还包括有梳状栅，其中梳状栅包括有七个纵向齿以及用于连接该七个纵向齿的横向梁。[0009]更进一步的，所述N衬底层与N扩散层的交接处通过离子注入向下形成有下凸栅，其中单个MOS元胞的中间处下凸栅的截面高度高于两侧处下凸栅的截面高度。[0010]更进一步的，所述N衬底层与N扩散层的交接处通过离子注入向上形成有上凹栅，其中单个MOS元胞的中间处上凹栅的截面高度低于两侧处上凹栅的截面高度。[0011]更进一步的，单个所述MOS元胞的中间处且位于漏极与N衬底层交接处沉积形成有场氧化层。[0012]更进一步的，所述下凸栅或上凹栅均通过注入硼元素来形成P型结构层。4[0013]一种具有沟槽隔离和改进通道结构垂直D-MOSFET的制备方法，具体步骤包括有：S2、在半导体外延层表面蚀刻深沟槽，填充二氧化硅形成沟槽隔离结构；S3、通过光刻和干法蚀刻工艺在栅极区域形成三角形截面轮廓的栅极，并控制栅氧化层的截面形状为半椭圆形；S4、在栅极与栅氧化层的交接处沉积多晶硅覆盖层，并通过刻蚀工艺使其截面轮廓呈三角形；S5、在多晶硅覆盖层两侧边缘沉积氮化钛或氮化钽材料，形成扩展层；S6、通过向上倾斜离子注入硼元素形成中间低、两侧高的上凹栅；[0014]本发明提供的一种具有沟槽隔离和改进通道结构的垂直D-MOSFET及制备方法，相1、本发明通过将栅极的截面轮廓设计为三角形，并控制栅氧化层呈半椭圆形状，优化了电场分布和载流子迁移路径，三角形栅极可降低栅极边缘的电场集中，减少击穿风[0015]2、本发明通过设计半椭圆栅氧化层能增强沟道区的电场均匀性，从而降低导通电阻并提高开关速度，并且该结构显著提升了器件的电流驱动能力和可靠性。[0016]3、本发明通过多晶硅覆盖层来增强了栅极结构的机械稳定性，扩展层的高导电性降低了接触电阻，同时氮化物的化学惰性抑制了界面氧化，从而减少漏电流并提高器件的高温稳定性。[0017]4、本发明通过离子注入在N衬底与N扩散层交界处形成下凸栅，在垂直方向形成梯度掺杂，增强了载流子的纵向迁移效率，同时中间高凸区域可分散电场强度，降低局部击穿概率，从而提高器件的耐压能力和导通均匀性。附图说明[0018]图1为本发明中实施例一的示意图；图2为本发明中实施例二的示意图；图3为本发明中实施例三的示意图；图4为本发明中实施例四的示意图；图5为本发明中实施例五的示意图；图6为本发明中实施例六的示意图。具体实施方式[0020]为使本发明技术方案更加清楚，以下结合附图及具体实施例对本发明做进一步详细说明。[0021]如图1-6所示，一种具有沟槽隔离和改进通道结构垂直D-MOSFET的制备方法，具体5步骤包括有：各层的掺杂浓度和厚度，形成垂直方向的多层掺杂结构。N扩散层7用于构建低阻电流路径，P+层8提供高浓度空穴注入，P阱层9和N阱层10则形成PN结以优化载流子迁移路径。并且通过分层外延生长，确保各掺杂区域的精准匹配，降低垂直电流路径的电阻，提升载流子迁移效率，从而增强器件的导通能力和电流密度。[0022]步骤二、在半导体外延层表面蚀刻深沟槽，填充二氧化硅形成沟槽隔离结构；采用深反应离子刻蚀(DRIE)技术在外延层表面形成深沟槽，随后填充二氧化硅绝缘材料，实现相邻MOS元胞间的物理隔离。二氧化硅的高绝缘性可有效阻断横向漏电流。并且深沟槽隔离大幅降低元胞间的寄生电容和串扰，提升击穿电压和器件集成度，同时增强耐压稳定性，适用于高功率应用场景。[0023]步骤三、通过光刻和干法蚀刻工艺在栅极区域形成三角形截面轮廓的栅极3,并控制栅氧化层5的截面形状为半椭圆形；利用光刻掩模定义栅极区域，通过干法蚀刻(如等离子刻蚀)形成三角形截面的栅极结构，并通过氧化工艺控制栅氧化层5为半椭圆形状。三角形栅极3边缘平滑，半椭圆氧化层5厚度梯度分布。并且三角形栅极3减少电场边缘集中，降低击穿风险；半椭圆栅氧化层5优化沟道区电场均匀性，降低导通电阻并提高开关速度，显著提升器件动态性能。[0024]步骤四、在栅极3与栅氧化层5的交接处沉积多晶硅覆盖层4,并通过刻蚀工艺使其截面轮廓呈三角形；采用化学气相沉积(CVD)在栅极3与栅氧化层5界面沉积多晶硅层，并通过各向异性刻蚀形成三角形截面。多晶硅覆盖层4填充界面间隙，改善界面接触。并且增强栅极结构的机械稳定性，降低界面接触电阻；三角形截面进一步优化电场分布，抑制栅极边缘漏电流，提升高温工作可靠性。[0025]步骤五、在多晶硅覆盖层4两侧边缘沉积氮化钛或氮化钽材料，形成扩展层11;通过物理气相沉积(PVD)在多晶硅覆盖层4两侧边缘沉积高导电氮化钛(TiN)或氮化钽(TaN)材料，形成扩展层11。氮化物材料具有高化学稳定性和低电阻特性。并且扩展层降低栅极与源/漏极的接触电阻，提升电流传输效率；氮化物的化学惰性抑制界面氧化，减少漏电流并增强器件的高温耐受性。[0026]步骤六、通过向上倾斜离子注入硼元素形成中间低、两侧高的上凹栅13;采用倾斜离子注入技术，以特定角度向N衬底层6与N扩散层7交界处注入硼元素，形成中间掺杂浓度低、两侧浓度高的P型上凹栅13结构。并且中间低掺杂区缓解漏极附近电场拥挤，降低漏电流；两侧高掺杂区增强栅极对沟道的控制力，提升开关响应速度，同时改善动态特性与耐压能力。[0027]步骤七、在单个MOS元胞的中间区域，于漏极1与N衬底层6的交接处沉积场氧化层14。通过局部氧化工艺(LOCOS)在漏极与N衬底层6交界处的中间区域生长场氧化层14(SiO₂),提供横向隔离并覆盖潜在寄生电容区域。并且场氧化层14抑制漏极与衬底间的寄生电容和漏电流，优化高频性能；与上凹栅13结构协同作用，分散电场强度，提升器件的耐压稳定性和高频响应效率。[0028]实施例16如图1所示，根据本发明的一个方面，提供了一种具有沟槽隔离和改进通道结构的以及N阱层10,栅极3的截面轮廓呈三角形，栅极3与栅氧化层5的交接处沉积有多晶硅覆盖层4;栅氧化层5的截面轮廓呈半椭圆形状。通过将栅极3的截面轮廓设计为三角形，并控制栅氧化层5呈半椭圆形状，优化了电场分布和载流子迁移路径。三角形栅极3可降低栅极3边缘的电场集中，减少击穿风险，而半椭圆栅氧化层5能增强沟道区的电场均匀性，从而降低导通电阻并提高开关速度。此结构显著提升了器件的电流驱动能力和可靠性。[0029]实施例2如图2所示，多晶硅覆盖层4的截面轮廓呈三角形，其中多晶硅覆盖层4两侧的边处沉积形成有扩展层11。扩展层11的材质采用氮化钛或氮化钽中的一种。在栅极3与栅氧化层5交接处引入三角形截面的多晶硅覆盖层4,并在其两侧边缘沉积氮化钛/氮化钽扩展层11。多晶硅覆盖层4增强了栅极结构的机械稳定性，扩展层的高导电性降低了接触电阻，同时氮化物的化学惰性抑制了界面氧化，从而减少漏电流并提高器件的高温稳定性。[0030]实施例3如图3所示，栅极3还包括有梳状栅31,其中梳状栅31包括有七个纵向齿以及用于连接该七个纵向齿的横向梁。梳状栅结构包含七个纵向齿和横向连接梁，增大了栅极的有效控制面积。纵向齿的分布优化了电流在通道中的横向扩散，减少了电流密度不均匀导致的热点效应，横向梁则提升了栅极3的整体结构强度。该设计显著提高了器件的电流承载能力和开关效率。如图4所示，N衬底层6与N扩散层7的交接处通过离子注入向下形成有下凸栅12,其中单个MOS元胞的中间处下凸栅12的截面高度高于两侧处下凸栅12的截面高度，并且下凸栅12是通过注入硼元素来形成的P型结构层。通过离子注入在N衬底6与N扩散层7交界处形成下凸栅12,中间区域截面高度高于两侧。此结构在垂直方向形成梯度掺杂，增强了载流子的纵向迁移效率，同时中间高凸区域可分散电场强度，降低局部击穿概率，从而提高器件的耐压能力和导通均匀性。[0032]实施例5如图5所示，N衬底层6与N扩散层7的交接处通过离子注入向上形成有上凹栅13,其中单个MOS元胞的中间处上凹栅13的截面高度低于两侧处上凹栅13的截面高度，并且上凹栅13是通过注入硼元素来形成的P型结构层。采用向上离子注入形成中间低、两侧高的上凹栅13结构。该设计在水平方向形成非对称电场分布，中间低凹区缓解了漏极1附近的电场拥挤，两侧高区则增强了栅极3对沟道的控制能力，进而降低漏电并提升器件的动态响应特[0033]实施例6如图6所示，N衬底层6与N扩散层7的交接处通过离子注入向上形成有上凹栅13,其中单个MOS元胞的中间处上凹栅13的截面高度低于两侧处上凹栅13的截面高度，并且单个MOS元胞的中间处且位于漏极1与N衬底层6交接处沉积形成有场氧化层14。在漏极1与N衬底层6交接处的中间区域沉积场氧化层14,结合上凹栅13结构，场氧化层14提供额外的横向隔7离，抑制了漏极1与N衬底层6间的寄生电容和漏电流。同时，中间低凹的上凹栅13结构与场氧化层13协同优化了电场分布，显著提升了器件的高频性能和耐压稳定性。[0034]以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权公公公公公公公公公公公公公公公公公公公%%么GG11