CN115967589B 基于arm和fpga的高速缓冲型can总线通信系统及方法 （西安长远电子工程有限责任公司）

路基于ARM和FPGA的高速缓冲型CAN总线通信本发明涉及一种基于ARM和FPGA的高速缓冲型CAN总线通信系统及方法，所有元器件均采用国产芯片进行设计，FPGA中建立双端口RAM与两个ARM处理器连接，在两个ARM芯片中建立2个环Queue_Rx2；Queue_Tx1和Queue_Rx1作为与FPGACAN总线收发数据的缓冲；由于采用了双缓冲队列的方法处理大数据量CAN总线传输，将计算机CAN总线的数据接收能力和数据收发能力大大提力达到14000帧/秒，数据发送和接收能明显提2Rx1、Queue_Rx2；Queue_Tx1和Queue_Rx1作为与FPGA芯片交换数据缓冲，Queue_Tx2和Queue_Rx2作为CAN总线收发数2.一种采用权利要求1所述基于ARM和FPGA的高速缓冲型CAN总线通信系统的通信方当上位机发送数据时，数据依次从FPGA双端口RAM发送至ARM芯片的一级缓冲Queue_Tx1和二级缓冲Queue_Tx2，CAN控制器从二级缓冲Queue_Tx2中按帧将数据取出发送至CAN当CAN总线收到数据时，判断数据的合法性后将数据依次通过ARM的二级缓冲Queue_在每次循环中检查一级缓冲Queue_Tx1中是否还有未读取的数据，如果有将数据从一级缓冲Queue_Tx1中将数据转存至二级缓冲Queue_Tx2中，并在空闲时间从二级缓冲Queue_Tx23[0001]本发明属于CAN总线通信领域，涉及一种基于ARM和FPGA的高速缓冲型CAN总线通转并行局部总线芯片、可编程门阵列芯片FPGA和两个基于Cortex_M3架构的ARM处理器；Rx2；Queue_Tx1和Queue_Rx1作为与FPGA芯片交换数据缓冲，Queue_Tx2和Queue_Rx2作为4[0009]当上位机发送数据时，数据依次从FPGA双端口RAM发送至ARM芯片的一级缓冲[0010]当CAN总线收到数据时，判断数据的合法性后将数据依次通过ARM的二级缓冲[0011]所述上位机发送数据的过程：1)上位机通过DMA方式将需要发送的数据写入将数据暂存至一级缓冲Queue_Tx1，在主处理进程时，ARM在每次循环中检查一级缓冲5[0022]本发明采用的主要处理芯片是CH368(PCIe总线转并行局部总线)、FMK50T4(FPGA现场可编程门阵列芯片)、GD32F103VET6(基于Cortex_M3架构ARM处理器芯片)和外围接口[0027][1]在FPGA中建立2个独立的双端口RAM块存储空间，双端口RAM(DPRAM)空间设置[0028][2]在ARM芯片中建立4个环形缓冲队列Queue_Tx1、Queue_Tx2和Queue_Rx1、位机接收数据缓冲。Queue_Tx1和Queue_Rx1作为与FPGA芯片交换数据缓冲，Queue_Tx2和[0029][3]上位机发送数据的过程：上位机软件通过DMA方式将需要发送的数据写入6据暂存至Queue_Tx1，ARM在主处理进程中在每次循环中检查Queue_Tx1中是否还有未读取[003