CN108417241B 用于检测双胞基元存储器的结构和方法 （格芯美国公司）

US2016064058A1,2016.US9418745B1,2016.08.16US2013148432A1,2013.本发明涉及用于检测时间依赖介质击穿短配置为感测电流差分并锁存基于所述电流差分电流感测放大器并被配置为向所述电流感测放大器添加所偏移电流以产生所述差分电压的至2至少一个电流源，连接到所述电流感测放大2.根据权利要求1所述的结构，其中所述双胞基元存储器包括第一NFET器件和第二3.根据权利要求2所述的结构，其中所述电流感测放大器通过真位线和补位线连接到所述双胞基元存储器阵列。4.根据权利要求3所述的结构，其中所述至少一个电流源被配置为将所述偏移电流添加到所述电流感测放大器的所述真位线和所述补位线5.根据权利要求1所述的结构，其中所述电流感测放大器包括被配置为存储所述差分7.根据权利要求6所述的结构，其中所述多个晶体管基于多个感测放大器输入留余信8.根据权利要求7所述的结构，其中所述留余调整电路中的所述多个晶体管都是NFET将连接到双胞基元存储器阵列的感测放大器偏移到在连接到所述双胞基元存储器阵列的多个字线被关闭的情况下读取所述感测放大器13.根据权利要求10所述的方法，其中以所述预定编程间隔编程所述双胞基元存储器还包括将写入脉冲施加到所述双胞基元存储器15.根据权利要求14所述的方法，还包括响应于验证所述双胞基元存储器阵列的所述3将连接到所述双胞基元存储器的感测放大器偏移到在连接到所述双胞基元存储器阵列的多个字线被关闭的情况下读取所述感测放大器障，验证所述双胞基元存储器阵列的输出是与所述双胞基元存储器阵列的输入相同的值，以及响应于验证所述双胞基元存储器阵列的所述输出是与所述双胞基元存储器阵列的所4[0002]存在代表嵌入式非易失性存储器(NVM)技术的各种类型的一次性可编程存储器5用于非易失性存储器阵列的用于检测时间依赖介质击穿(TDDB)短路和信号留余测试的电[0014]在非易失性基元中，阈值电压(Vt)移动取决于被俘获在一对场效应晶体管(FET)双胞基元是一对薄氧化物高阈值电压(HVT)NFET[0015]此外，OTPM的双胞基元包括真NFET晶体管和补NFET晶体管。真NFET晶体管和补NFET晶体管的每个栅极连接到字线WL。真NFET晶体管的源极连接到补NFET晶体管的源极，[0016]在OTPM阵列的双胞基元中，用字线WL和经升高的源极线SL(即，升高的源极线 间，电荷捕获将向上移动双胞基元中的NFET中的一者(即，补NFET晶体管或真NFET晶体管)6期间反转(与编程操作110和读取(即，验证)测试130相比)真写入线信号WGDLT和真写入线到TDDB故障而屏蔽双胞基元存储器的位以及以预定的编程间隔编程双胞基元存储器。此7外，以预定编程间隔编程双胞基元存储器在将感测放大器偏移到已知逻辑状态之前发生。预定的编程间隔是大约8毫秒的时间间隔。以预定的编程间隔编程双胞基元存储器还包括[0026]该方法还可以包括响应于验证双胞基元存储器阵列的输出是与双胞基元存储器[0027]图2示出了根据本公开的方面具有留余调整的电流感测放大器。在本公开的实施存储器并被配置为感测电流差分并且锁存基于该电流差分的差分电压的电流感测放大器过真位线(BLT)和补位线(BLC)连接到双胞基元存储器阵列。至少一个电流源被配置为向括多个晶体管和至少一个电流源。留余调整电路300通过真位线(BLT)和互位线(BLC)连接到电流感测放大器200。多个晶体管基于多个感测放大器输入留余信号来确定偏移电流的样的场效应晶体管(FET)，其具有比在补位线(BLC)侧的相应的场效应晶体管(FET)更高的真位线真(BLT)的源极、连接到节点A的漏极和连接到晶体管T104的栅极的栅极。晶体管体管T106具有连接到节点B的漏极和连接一个双胞基元阵列包括连接到字线WLn的晶体管T109的栅极和晶体管T110的栅极。晶体管8[0033]在图2中，可以通过NFET晶体管T105和T106将小的偏置电流施加到电流感测放大电压_A和电压_B之间的差)然后被互补金属氧化物半导体(CMOS)锁存器锁存，并被转换成组，其中n是表示OTPM阵列250的最后OTPM基元的整数值。每个OTPM基元被耦合到字线(例写入线信号WGDLT和真写线补信号WGDLC选择晶体管T111或T112来从BLT或BLC导引偏移电[0037]在图2中，通过响应于SA_MARGIN<2>、SA_MARGIN<1>和SA_MARGIN<0>的晶体管[0038]在图2中，留余调整电路300的晶体管T111-T120都是NFET器件。在留余调整电路9[0039]在图2中，晶体管T112具有连接到补位线(BLC)的漏极、连接到真写入线补信号WGDLC的栅极和连接到晶体管T115的漏极的源极。晶体管T115具有连接到SA_MARGIN<0>的试电路400包括多个双胞基元(即，具有对应字线<0>的双胞基元0到具有对应字线<n>的双通过留余感测放大器并且通过将电流从真位线(BLT)或补位线(BLC)拉出而倾斜感测放大 图650，大多数双胞基元(显示为阴暗色调)不再需要编程，还有一些双胞基元仍然需要编[0051]本公开的用于非易失性存储器阵列的用于检测时间依赖介质击穿(TDDB)短路和测时间依赖介质击穿(TDDB)短路和信号留余测试的方法使用三个基本构建块：(i)在衬底以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)作为裸芯片或以封装形式分