版数字电子技术电子课件第4章-时序逻辑电路

第4章时序逻辑电路江西现代职业技术学院

万皓国家级精品资源共享课程《数字电子技术》课件编辑制作：程豪徐芳学习目标及重点与难点

学习目标掌握时序逻辑电路的概念、特点、功能描述和分析方法。熟悉常用的寄存器、移位寄存器、计数器集成电路。掌握常用时序逻辑集成电路典型电路的应用和设计方法。了解同步时序逻辑电路的一般设计方法。第4章学习目标及重点与难点

第4章时序逻辑电路重点与难点时序逻辑电路的逻辑功能描述和分析方法；常用集成寄存器、移位寄存器、计数器的功能和典型应用电路；常用集成寄存器、移位寄存器、计数器典型应用电路的设计方法；同步时序逻辑电路的分析方法；同步时序逻辑电路的设计方法；如何用Multisim仿真软件分析、设计时序逻辑电路。学习目标及重点与难点

第4章时序逻辑电路4.1时序逻辑电路概述时序逻辑电路具有记忆功能，电路在任一时刻的输出状态（次态Qn+1）不仅取决于该时刻的输入，还取决于电路原来的工作状态（现态Qn），即还与此前时刻电路的输入及输出状态有关。时序逻辑电路通常由组合逻辑电路和存储电路组成，其组成框图如图4.1.1所示。4.1

时序逻辑电路概述

时序逻辑电路的基本概念4.1.1第4章时序逻辑电路图中可以看出，由于时序逻辑电路要记忆以前的输入和输出情况，所以存储电路是必不可少的，存储电路可以由触发器构成，也可由带有反馈的组合逻辑电路构成；组合逻辑电路单元至少有一个输出信号反馈到存储电路的输入端，存储电路的输出状态（即是时序逻辑电路的现态Qn）至少有一个作为组合逻辑电路输入信号与其他输入信号共同决定整个时序逻辑电路的输出（次态Qn+1）。所以，利用触发器等将电路的输出保存作为电路的现态，并采用配套的组合逻辑单元电路控制整体电路状态连续地变化，是实现时序逻辑电路功能的关键。时序逻辑电路中的触发器通常都是采用边沿触发控制方式。所有触发器都由同一时钟信号控制，在同一时刻发生状态变化的时序逻辑电路，称为同步时序逻辑电路。至少有一个触发器与其他触发器不同，所有触发器的状态更新不都发生在同一时刻的时序逻辑电路，称为异步时序逻辑电路。4.1

时序逻辑电路概述

第4章时序逻辑电路时序逻辑电路的功能，通常需要用输出方程、驱动方程和特性方程三者描述。为了更直观地描述其工作过程和功能，还可列出状态转换真值表（简称状态表）、状态转换图（简称状态图）和时序波形图（简称时序图或波形图）。例如，图4.1.1所示时序逻辑电路，有输出方程Y=F(X,Qn)驱动方程W=G(X,Qn)状态方程Qn+1=H(W,Qn)4.1

时序逻辑电路概述

第4章时序逻辑电路熟悉、利用常用的集成时序逻辑电路组成具有基本功能的时序逻辑电路模块，再组合成较大规模和功能更复杂的时序逻辑数字系统，是系统模块化设计的基本思路，也是培养能胜任大规模、复杂数字系统设计、调试、安装工作的高端技能型专门人才的必由之路。常用的集成时序逻辑电路有多种类型，按逻辑功能分有：可构成计数分频器和序列信号发生器等，能把二进制数据或代码存储起来的电路称为寄存器，例如四D触发器74LS175等；可实现数码的串并行转换、脉冲的节拍延迟、构成顺序脉冲发生器（环形计数器）、扭环形计数器等，具有移位功能的寄存器称为移位寄存器，例如4位双向移位寄存器74LS194等；可实现计数、定时、分频和执行数字运算等，能记忆输入CP脉冲个数的电路称为计数器，例如4位同步二进制加法计数器74LS161等。4.1

时序逻辑电路概述

常用的集成时序逻辑电路4.1.2第4章时序逻辑电路传统的时序逻辑电路分析是根据已知时序逻辑电路的结构，写出描述电路逻辑关系的逻辑式，列出状态表，画出状态图或时序图，并分析电路逻辑功能的过程。其一般的分析步骤如下：(1)根据已知的时序逻辑电路图逐一写出，各个触发器时钟信号的逻辑式，即时钟方程（若触发器直接由CP脉冲控制可省略该步骤，同步时序逻辑电路便大多是这种情况）；各个输出信号的函数式，即输出方程；各个触发器输入信号的逻辑式，即驱动方程（又称激励函数）。(2)将驱动方程代入相应触发器的特性方程，求出时序逻辑电路的状态方程，也就是各个触发器的次态方程。时序逻辑电路的一般分析方法4.1.34.1

时序逻辑电路概述

第4章时序逻辑电路(3)按时钟脉冲连续输入的关系，将电路的初始状态（现态）代入输出方程和状态方程，所得电路的状态（次态）即为新一轮的现态，如此循环求出相应的次态，直至电路现态的各种可能情况（即包括，存在于主循环中称为有效状态和在主循环中不存在称为无效状态的各种状态）都有描述，从而可列出电路的状态转换真值表，简称状态表。(4)根据状态转换真值表画出状态转换图或时序图。(5)一般情况下，用状态转换表或状态转换图或时序图就可以表述电路的工作特性。但在实际应用中，往往需要根据状态表或状态图来进一步描述电路的逻辑功能。4.1

时序逻辑电路概述

第4章时序逻辑电路[例4.1.1]试分析图4.1.2所示电路的逻辑功能。要求步骤齐全，要列出相应函数式和状态转换真值表，画出状态转换图和时序图。4.1

时序逻辑电路概述

第4章时序逻辑电路解：由图4.1.2所示电路可以看出，该电路是一个同步时序逻辑电路，依分析步骤有：(1)写出逻辑方程式4.1

时序逻辑电路概述

输出方程驱动方程状态方程第4章时序逻辑电路(2)列出状态转换真值表设电路的现态为Q2nQ1nQ0n=000。在连续时钟脉冲的作用下，上一时刻的次态即为下一时刻的现态，依次将其代入式(4.1.1)、(4.1.3)中，可依次求出电路在各时刻的次态和输出，并将电路在主循环中没有出现的其他各种无效状态的情况依次代入式(4.1.1)、(4.1.3)中，求出其相应的次态和输出，从而可得出电路的状态转换真值表，如表4.1.1所示。4.1

时序逻辑电路概述

第4章时序逻辑电路(3)画出状态转换图和时序图根据状态表4.1.1可以看出，图4.1.2所示电路从初始状态000开始，在连续输入第六个计数时钟脉冲CP后，返回初始状态000，同时输出端Y输出一个进位信号（取负跃变）；有由000，001，010，011，100，101六个有效状态形成的主循环（存在六个有效状态，即为六进制、六分频）；有二个不在主循环中，可能随机出现的无效状态110和111；二个无效状态110和111，在计数时钟脉冲CP信号的作用下，都具有从无效状态自动返回有效状态000，从而进入主循环状态的自启动能力。由此，可画出图4.1.2所示电路的状态转换图和时序图，如图4.1.3所示。4.1

时序逻辑电路概述

第4章时序逻辑电路(4)电路逻辑功能说明由表4.1.1所示电路的状态转换真值表，或图4.1.3所示电路的状态转换图或时序图，可以看出，图4.1.2所示电路是一个具有自启动能力的同步六进制计数器（六分频电路）。4.1

时序逻辑电路概述

第4章时序逻辑电路[例4.1.2]试分析图所示电路的逻辑功能。要求步骤齐全，要列出相应函数式和状态转换真值表，画出状态转换图和时序图。4.1

时序逻辑电路概述

第4章时序逻辑电路

J1＝K1＝XJ2＝K2＝XQ1Z＝XQ2Q1

（3）将所得到的驱动方程代入相应触发器的特性方程，求得每个触发器的次态方程:4.1

时序逻辑电路概述

解：（1）分析电路组成：组合逻辑部分是一个与门，存储电路是两级JK触发器，有一个外输入X和一个外输出Z。（2）根据所给出的逻辑电路图写出驱动方程以及外输出方程：第4章时序逻辑电路（4）根据所得次态方程组和输出方程列出状态转换真值表：

4.1

时序逻辑电路概述

第4章时序逻辑电路（5）①画状态图：4.1

时序逻辑电路概述

第4章时序逻辑电路②画时序图：

（6）描述电路逻辑功能：从状态转换真值表、状态转换图和时序图可以看出，当X＝0时，电路状态保持不变，而当X=1时，电路状态在CP脉冲的作用下按照00→01→10→11→00的循环转换，并且每四个CP脉冲作用后，即计数到11时，Z输出一个进位脉冲。由此可知该电路是一个可控的模4二进制加法计数器。4.1

时序逻辑电路概述

第4章时序逻辑电路[例4.1.3]试分析图所示电路的逻辑功能。要求步骤齐全，要列出相应函数式和状态转换真值表，画出状态转换图和时序图。（1）分析电路组成：此电路无外输入和外输出，三个输出由触发器的状态提供，存储电路由三级D触发器构成。4.1

时序逻辑电路概述

第4章时序逻辑电路（2）根据所给出的逻辑电路图写出驱动方程以及外输出方程：

（3）将所得到的驱动方程代入相应触发器的特性方程，得到次态方程组:

4.1

时序逻辑电路概述

第4章时序逻辑电路（4）列状态转换真值表：

4.1

时序逻辑电路概述

第4章时序逻辑电路（5）画状态图和时序图：

4.1

时序逻辑电路概述

第4章时序逻辑电路（6）描述电路逻辑功能：从状态图可见，001，010，100这3个状态形成了闭合回路，在电路正常工作时,电路状态总是按照回路中的箭头方向循环变化，这3个状态为有效状态，其余的5个状态为无效状态(偏离态)。该电路的状态真值表和状态图不太容易直接看出此电路的逻辑功能，而由它的时序图可见，这个电路在正常工作时，各触发器的输出端轮流出现一个脉冲信号，其脉冲宽度为一个CP周期，即1TCP,循环周期为3TCP

；这个动作可以看作是在CP脉冲作用下，电路把宽度为1TCP

的脉冲依次分配给Q0，Q1，Q2各端，所以此电路的功能为脉冲分配器或节拍脉冲产生器。由状态图可知，若此电路由于某种原因进入无效状态时，在CP脉冲作用后，电路能自动回到有效序列，所以此电路具有自启动能力。4.1

时序逻辑电路概述

第4章时序逻辑电路[例4.1.4]试分析图4.1.4所示电路的逻辑功能。要求步骤齐全，要列出相应函数式和状态转换真值表，画出状态转换图和时序图。4.1

时序逻辑电路概述

第4章时序逻辑电路解：由图4.1.4所示电路可以看出，该电路是一个异步时序逻辑电路，依分析步骤有：(1)写出逻辑方程式4.1

时序逻辑电路概述

时钟方程输出方程驱动方程状态方程第4章时序逻辑电路(2)列出状态转换真值表设电路的现态为Q2nQ1nQ0n=000。在连续时钟脉冲的作用下，上一时刻的次态即为下一时刻的现态，依次将其代入式(4.1.5)、(4.1.7)中，并充分注意到输出方程和状态方程只有在满足时钟条件下才有效，可依次求出电路在相应时刻的次态和输出，并将电路在主循环中没有出现的其他各种无效状态的情况依次代入式(4.1.5)、(4.1.7)中，求出其相应的次态和输出，从而可得出电路的状态转换真值表，如表4.1.2所示。

4.1

时序逻辑电路概述

第4章时序逻辑电路(3)画出状态转换图和时序图根据状态表4.1.2可以看出，图4.1.4所示电路从初始状态000开始，在连续输入第六个计数时钟脉冲CP后，返回初始状态000；输出端Y，在连续输入第五个和第六个计数时钟脉冲CP后，都会输出一个进位信号(取负跃变)；有由000，001，010，011，100，101六个有效状态形成的主循环（六进制、六分频）；有二个不在主循环中，可能随机出现的无效状态110和111；二个无效状态110和111，在计数时钟脉冲CP信号的作用下，都具有从无效状态自动返回有效状态100，从而进入主循环状态的自启动能力。由此，可画出图4.1.4所示电路的状态转换图和时序图，如图4.1.5所示。4.1

时序逻辑电路概述

第4章时序逻辑电路(4)电路逻辑功能说明由表4.1.2所示电路的状态转换真值表，或图4.1.5所示电路的状态转换图或时序图，可以看出，图4.1.2所示电路是一个具有自启动能力的异步六进制计数器（六分频电路）。4.1

时序逻辑电路概述

第4章时序逻辑电路时序逻辑电路的设计（综合）是分析的逆过程。传统的方法是从分析设计需求开始，经过电路和器件的选型、整体电路设计、设计功能验证和调整等步骤，最后得出能实现设计功能和指标的逻辑电路（逻辑图）。其主要步骤是：(1)将实际需要抽象归纳成具体的时序逻辑问题；(2)确定电路需要的逻辑输入条件、实现控制功能所需记忆状态的个数以及状态变化规律和输出控制规律；(3)写出触发器的时钟、驱动和输出逻辑函数表达式；(4)画出电路图。4.1

时序逻辑电路概述

时序逻辑电路的一般设计方法4.1.3第4章时序逻辑电路4.2常用MSI集成时序逻辑电路及其应用数字系统中广泛应用的典型MSI集成时序逻辑电路有寄存器、移位寄存器和计数器等，利用它们和各种组合逻辑电路一起，可以构成多种逻辑功能较复杂的数字系统，也可以直接构成功能较为简单的数字系统。对于功能更繁杂的时序逻辑电路应选用可编程逻辑器件或专用集成电路。而一些常用的集成时序逻辑电路，一些开发商已将它们作为可编程逻辑器件开发软件中的“宏模块”提供给用户使用。因此，熟悉、掌握常用MSI集成时序逻辑电路典型应用模块的功能、工作原理、设计方法和技巧，对于后续EDA课程的学习也是有益的。4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路1.寄存器寄存器（Register）是用来存储二进制数据的逻辑部件。1个触发器组成的寄存器可以存储1位二进制数据，用n个触发器组成的寄存器可以存储n位二进制数据。常用的寄存器有TTL系列的四上升沿D触发器74LS/F175，CMOS系列的八上升沿D触发器74HC/HCT374等。可作为4位寄存器使用的四上升沿D触发器74LS175的逻辑图和引脚图如图4.2.1所示，其功能表如表4.2.1所示。4.2

常用MSI集成时序逻辑电路及其应用

寄存器和移位寄存器4.2.1第4章时序逻辑电路在图4.2.1中，为异步置零输入端（低电平有效），CP为同步时钟信号输入端（上升沿有效），D0

D3为并行数据输入端，Q0

Q3为并行数据输出端。4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路由表4.2.1可知，74LS175具有以下功能：异步置零（清零）功能。只要，触发器即被置零、即有

Q3Q2Q1Q0=0000。并行置数功能。当，CP上升沿到达时，并行数据输出端Qn即为CP上升沿到达之前瞬间并行数据输入端Dn输入的数据dn，即Q3Q2Q1Q0=d3d2d1d0。保持功能。当，没有CP上升沿到达时，并行数据输出端Qn的状态保持不变。4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路2.移位寄存器既具有存储二进制数据的功能，还具有在同一时钟脉冲作用下，将存储的数据依次移位功能的逻辑部件称为移位寄存器（ShiftRegister）。根据移位方式不同，移位寄存器又分为可左移或右移的单向移位寄存器和既可左移又可右移的双向移位寄存器两种(1)单向移位寄存器图4.2.2所示为由4个上升沿D触发器构成的4位单向移位寄存器。4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路分析图4.2.2(a)所示右移移位寄存器电路，可知其是一个同步时序逻辑电路，有：驱动方程：D0=DSR，D1=Q0n，D2=Q1n，D3=Q2n状态方程：Q0n+1=DSR，Q1n+1=Q0n，Q2n+1=Q1n，Q3n+1=Q2n状态转换真值表：设电路的初始状态Q3nQ2nQ1nQ0n=0000，随着CP上升沿的控制，在CP上升沿到达之前已从串行右移输入端DSR连续输入数码1011，根据状态方程则可列出电路的状态转换真值表，如表4.2.2所示。4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路表4.2.2具体描述了移位寄存器中数码的右移过程。在CP上升沿的控制下，经过4个脉冲，在CP上升沿到达之前已从串行右移输入端DSR连续输入的数码1011，右移输入完毕，寄存器从初始状态0000，

转换为1011。图4.2.2(b)所示左移移位寄存器，其工作原理与右移移位寄存器无本质区别，只是数据（数码）输入方向和移位方向变了。4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路(2)双向移位寄存器工程中常用的典型集成4位双向移位寄存器有CMOS系列的74HC/HCT194和TTL系列的74LS/F194，如1.5节中所述，它们的逻辑功能和外部引脚的排列顺序都一样。74LS194的逻辑功能示意图如图4.2.3所示、功能表如表4.2.3所示。4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路图、表中，为异步置零输入端（低电平有效），D0

D3为4位并行数据输入端，DSR为右移串行数码输入端，DSL为左移串行数码输入端，CP为同步移位时钟信号输入端（上升沿有效），Q0

Q3为4位并行数据输出端，M0、M1为工作方式控制端。由表4.2.3所示可知双向移位寄存器74LS194具有如下主要功能：异步清零，只要，寄存器即被置零、Q3Q2Q1Q0=0000；保持，当，没有CP上升沿到达或M1=M0=0时，寄存器保持原状态不变；并行置数，当，M1=M0=1时，在CP上升沿作用下，在CP上升沿到达之前已从并行输入端D0

D3输入的数码d0

d3并行置入寄存器，

Q3Q2Q1Q0=d3d2d1d0；右移串行数码输入，当，M1=1，M0=0时，在连续CP上升沿作用下，在

CP上升沿到达之前已从右移串行数码输入端DSR输入的数码，依次从寄存器的低端Q0向高端Q3右移输入；左移串行数码输入，当，M1=0，M0=1时，在连续CP上升沿作用下，在CP上升沿到达之前已从左移串行数码输入端DSL输入的数码，依次从寄存器的高端Q3向低端Q0左移输入。4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路[例4.2.1]试用4位双向移位寄存器74LS194设计制作一个4位左移环形计数器（顺序脉冲发生器）。解：用4位双向移位寄存器74LS194设计制作的4位左移环形计数器（顺序脉冲发生器）电路，如图4.2.4(a)所示，图4.2.4(b)所示为其工作波形。(3)双向移位寄存器应用举例4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路如图4.2.4(a)所示，先将M0=1，使寄存器并行置数，Q3Q2Q1Q0=1000，然后将M0=0，即M1M0=10，使寄存器工作在左移串行数码输入状态。随着移位脉冲CP的连续输入，电路开始左移操作，如图4.2.4(b)所示，Q3至Q0依次左移顺序输出一个高电平的循环脉冲信号，且每输入4个移位脉冲CP信号，电路自行返回初始状态，从而实现了四进制环形计数。该电路的特点是需要设置初始状态，Q0

Q3不需译码可直接作为电路的状态输出控制信号，缺点是电路的状态利用率不高，4位双向移位寄存器组成的环形计数器只有（也就是只用了）4个有效状态（称为计数器的模），而电路总共有2n个状态。若要实现右移循环，只要将Q3与DSR相连，并使M1=0、

M0=1，操作方法相同即可。4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路[例4.2.2]试设计制作一个能产生序列信号00011101的循环序列信号发生器。解：由于待产生的序列信号长度是8位，故可采用3位移位寄存器实现。现选用典型的4位双向移位寄存器74LS194，则只需使用其中的Q0、Q1、Q2等3位。设寄存器的初始状态为000，若选用串行右移输入的方式，分析对照要产生的循环信号00011101，从左向右移循环，每3位一组，从低位到高位Q0Q1Q2的状态依次右移一位后应分别是：000，100，110，111，011，101，010，001(对应00011101从左向右移循环，高位到低位Q2Q1Q0状态是：000，001，011，111，110，101，010，100)等8组；DSR依次右移循环输入的信号是：11101000；产生的序列信号应由Q2直接输出。4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路由此，可列出对应的状态转换真值表，如表4.2.4所示。由表4.2.4可直接写出求取输入信号DSR的逻辑函数式4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路现选用8选1数据选择器74LS151，则有设计的逻辑电路图和验证设计功能的Multisim仿真电路图，分别如图4.2.5和图4.2.6所示。图中，M1M0=01，以使移位寄存器74LS194工作在右移串行数码循环输入状态；开始工作时，开关S1从0接至1，以使寄存器从初始状态000进入循环状态，开始工作。4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路[例4.2.3]试用4位双向移位寄存器74LS194设计制作一个七进制扭环形计数器。

解：用74LS194设计制作的七进制扭环形计数器电路，如图4.2.7所示。这种将输出状态最后以逻辑非的关系反馈输入串行数码输入端（DSR或DSL），构成的环形计数器称为扭环形计数器。而且，若将移位寄存器的第n位和n－1位输出经逻辑与非后输入DSR，则构成了2n－1进制扭环形计数器，即奇数分频电路；若将移位寄存器的第n位输出经逻辑非后输入DSR，则构成了2n进制扭环形计数器，即偶数分频电路。4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路设74LS194的初始状态Q0nQ1nQ2nQ3n=0000，当CP上升沿到达时，，Q1n+1=Q0n，Q2n+1=Q1n，Q3n+1=Q2n。随着移位脉冲CP的连续输入，电路开始右移操作，从而有状态转换真值表如表4.2.5所示（省略了8个无效状态），状态转换图如图4.2.8所示。4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路如图4.2.7所示，Q3为移位寄存器的第4位输出，Q2为移位寄存器的第3位输出，故构成了（2×4－1）=7进制扭环形计数器；七进制计数信号，也就是七进制分频信号从Q3输出。或者如图4.2.8所示，主循环里有七个有效状态，故是一个七进制（模为7）计数器，简称模7计数器，也就是一个七分频电路。该电路的特点是可任意设置初始状态，电路状态每次变化只有一个触发器翻转，译码器电路简单，不存在竞争冒险现象。缺点是电路虽然可以得到2n个有效循环状态，比环形计数器提高了一倍，但仍有2n－2n个状态没有利用，状态利用率仍然不高。4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路[例4.2.4]试用4位双向移位寄存器74LS194和门电路，设计一个交通指示灯控制电路。要求在一个循环周期内，红、绿、黄三色灯依次点亮24s、20s、4s时长。解：为简化电路，调整时钟控制脉冲信号CP的周期为4s，则相应红、绿、黄三色灯依次点亮时长的CP周期数为6、5、1；为满足有效状态数(6+5+1)=12的需要，将二块74LS194级联扩展为8位右移移位寄存器；取输出端中的第6位Q6为反馈信号，使，从而构成一个2×6=12进制的模12扭环形计数器。依据在一个循环周期内，红、绿、黄三色灯，依次点亮时长CP周期数分别为6(24s)、5(20s)、1(4s)的设计要求，可列出相关6位移位寄存器的状态转换真值表如表4.2.6所示（省略了无效状态）。4.2

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第4章时序逻辑电路4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路根据表4.2.6所示态转换真值表，并分析表中Q5n和Q6n的状态，有由此，可画出红、绿、黄三色交通指示灯控制的逻辑电路图和验证设计功能的Multisim仿真电路图，分别如图4.2.9和图4.2.10所示。4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路计数器（Counter）是在数字系统中使用最多的时序逻辑电路，可以用来累计输入时钟脉冲的个数，也可以用来定时、分频、产生节拍脉冲和脉冲序列，以及进行数字运算等。通常，把记忆输入CP个数的操作称为计数，把能实现计数操作的器件称为计数器，构成计数器的主要电路单元是边沿触发器。计数器能记忆CP个数的最大数目称为计数器的模，用M表示，称为模M计数器，它实际就是计数器的有效循环状态数，又称为计数容量或计数长度。4.2

常用MSI集成时序逻辑电路及其应用

计算机器4.2.2第4章时序逻辑电路1.计数器的基本工作原理(1)同步4位二进制加法计数器由JK触发器构成的4位同步二进制加法计数器（下降沿触发），如图4.2.11所示。4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路分析图4.2.11所示电路可知，由于4个JK触发器的两个输入端全都短接，故构成了4个T触发器()，有设计数器的初始状态为0000，依据式(4.2.1)和(4.2.3)有状态转换真值表，如表4.2.7所示。根据图4.2.11所示电路、式(4.2.1)和(4.2.3)及表4.2.7所示状态转换真值表，有工作波形图（时序图）如图4.2.12所示。4.2

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输出方程驱动方程状态方程第4章时序逻辑电路4.2

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第4章时序逻辑电路4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路从上述分析可知，图4.2.11所示电路是一个4位同步二进制加法计数器（下降沿触发），M=24=16；Q0n、Q1n、Q2n、Q3n端输出脉冲的频率分别为计数脉冲CP频率的1/2、1/4、1/8、1/16，故该计数器可作为2、4、8、16分配器使用；电路在输入第16个计数脉冲CP后返回到初始的0000状态；在输入第15个计数脉冲CP

下降沿后，电路产生（输出）进位信号CO的上升沿（正跳变），在输入第16个计数脉冲CP

下降沿后，电路输出（产生）进位信号CO的下降沿（负跳变）。4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路(2)同步4位二进制减法计数器依据二进制编码方式进行减法运算，每输入一个计数脉冲CP，进行一次减“1”运算。在输入第一个计数脉冲CP时，电路应从初始状态0000变为1111。为此，只要将图4.2.11所示电路中所有JK触发器的输出由Q端改为端后即可。由此，有用JK触发器构成的4位同步二进制减法计数器（下降沿触发），如图4.2.13所示。同步二进制减法计数器与加法计数器原理类似。同理，有4位同步二进制减法计数器状态转换真值表如表4.2.8所示，有4位同步二进制减法计数器的工作波形图如图4.2.14所示。4.2

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第4章时序逻辑电路4.2

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第4章时序逻辑电路4.2

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第4章时序逻辑电路从上述分析可知，图4.2.13所示电路是一个4位同步二进制减法计数器（下降沿触发），M=24=16；Q0n、Q1n、Q2n、Q3n端输出脉冲的频率分别为计数脉冲CP频率的1/2、1/4、1/8、1/16，故该计数器可作为2、4、8、16分配器使用；电路在输入第16个计数脉冲CP后返回到初始的0000状态；在初始的0000状态，借位信号BO已经存在，在输入第1个计数脉冲CP

下降沿后，电路输出（产生）借位信号BO的下降沿（负跳变），在输入第16个计数脉冲CP

下降沿后，电路产生（输出）借位信号BO的上升沿（正跳变）。4.2

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第4章时序逻辑电路(3)同步3位二进制加/减法计数器如前所述，用JK触发器组成的同步二进制计数器，若从Q端输出信号则为加法计数器，若从端输出信号则为减法计数器。因此，实现加/减法计数的关键是有一个控制信号，使电路在作加法运算时能将Q端输出的信号加到相邻高位T触发器的T输入端上，使电路在作减法运算时能将端输出的信号加到相邻高位T触发器的T输入端上。图4.2.15所示为由JK触发器构成的3位同步二进制加/减法计数器（下降沿触发）。在加/减法计数控制信号的控制下，当时，电路将进行加法计数；当时，电路将进行减法计数。而电路进行加、减法计数的工作原理与前述相同，不再讨论。4.2

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第4章时序逻辑电路2.常用MSI集成计数器部分常用MSI集成计数器主要功能一览表，如表4.2.9所示。4.2

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第4章时序逻辑电路

74LS160、74LS162和74LS161、74LS163的逻辑功能示意图，74LS190和74LS191的逻辑功能示意图，分别如图4.2.16和图4.2.17所示。74LS192的逻辑功能示意图，74LS290的电路结构框图及逻辑功能示意图分别如图4.2.18和图4.2.19所示。4.2

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第4章时序逻辑电路3.利用常用的MSI集成计数器构成任意进制计数器工程上常需要利用现有常用的MSI集成计数器外加适当的辅助电路构成任意进的制计数器。用模M集成计数器构成N进制计数器时，如果M

N，则只需一块模M集成计数器；如果M

N，则需使用多块模M集成计数器构成。而具体实现，通常有反馈清零和反馈置数两种方法。集成计数器一般都设置有清零和置数两个输入端，无论是清零端，还是置数端，都有同步和异步之分。由于计数器在计数过程中，不管其输出处于哪一状态，只要在其低电平有效的异步清零（或置数）端加一低电平信号，使（或），其输出会立即从那个状态回到初始的0000（或预置数输入的d3d2d1d0）状态，清零（或置数）信号信号消失后，计数器又会立即从初始的0000（或预置数输入的d3d2d1d0）状态开始重新计数，所以反馈数是计数器有效循环状态中最后一个，再下一个状态所对应的那一个数码（例如，SN=N）；由于同步清零（或置数）是清零（或置数）信号有效，同时还要与计数脉冲CP边沿同时有效（是下一个CP边沿）时，计数器才能清零（或置数），所以从初始的0000状态开始循环的反馈数就是计数器有效循环状态中最后一个状态所对应的那一个数码（例如，SN-1=N－1）。4.2

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第4章时序逻辑电路(1)单块任意进制加法计数器[例4.2.5]试用74LS160设计制作一个七进制加法计数器。解：通过查找资料和网络搜寻，有74LS160的功能表如表4.2.10所示。4.2

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第4章时序逻辑电路方法一、反馈清零法由于，74LS160是模10加法计数器、M=10，要设计制作的是七进制加法计数器、N=10，M

N，所以只需一块74LS160即可。且，74LS160具有异步清零（低电平有效）的功能。从初始状态开始，七进制加法计数器的有效循环状态是：0000、0001、0010、0011、0100、0101、0110等7个。其最后一个，再下一个状态所对应的数码是：0111。所以，异步清零的反馈数SN=N=(7)10=(0111)2。有。4.2

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第4章时序逻辑电路据此有，用74LS160反馈清零法设计制作的七进制加法计数器逻辑电路图如图4.2.20(a)所示，主循环状态转换图如图4.2.20(b)所示。4.2

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第4章时序逻辑电路由图4.2.20(b)可知，计数器的有效循环状态是跳过0111

1001三个状态，构成了七进制加法计数器。但要说明的是，电路是在进入0111状态后，才立即被清零置成0000状态的，只不过0111状态只是在极短的瞬间闪现，不认为其包括在主循环状态中而已。因此，在图4.2.20(b)用虚线表示。据此，也可得出异步清零的反馈数就是待实现N进制计数器的数码N，即SN=N。4.2

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第4章时序逻辑电路方法二、反馈置数法对于具有同步置数（低电平有效）功能的74LS160来说，在其计数过程中，可以将其输出的任何一个状态，通过译码产生为同步置数控制信号反馈到同步置数控制端，待下一个CP边沿（上升沿↑）作用后，计数器就会把从预置数输入端D3D2D1D0输入的预置数码d3d2d1d0置入计数器。同步置数控制信号消失后，计数器又会从置数输入的d3d2d1d0状态开始重新计数。第一种情况，若设七进制加法计数器的有效循环状态是：0000、0001、0010、0011、0100、0101、0110等7个。设预置数输入端D3D2D1D0对应的预置数码d3d2d1d0为0000，则从0000开始，其最后一个循环状态所对应的数码是：0110。所以此时，同步置数的反馈数SN-1=N－1=(7－1)10=(6)10=(0110)2。有。4.2

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第4章时序逻辑电路据此有，用74LS160反馈置数法设计制作的七进制加法计数器逻辑电路图如图4.2.21(a)所示，主循环状态转换图如图4.2.21(b)所示。4.2

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第4章时序逻辑电路第二种情况，若取七进制加法计数器的有效循环状态，是74LS160十个有效状态中任意连续的七个，例如是：0010、0011、0100、0101、0110、0111、1000等7个。设预置数输入端D3D2D1D0对应的预置数码d3d2d1d0为0010，则从0010开始，其最后一个循环状态所对应的数码是：1000。所以此时，同步置数的反馈数S=(1000)2。有。4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路据此有，用74LS160反馈置数法设计制作的另一种七进制加法计数器逻辑电路图如图4.2.22(a)所示，主循环状态转换图如图4.2.22(b)所示，验证设计功能的Multisim仿真电路如图4.2.23所示。4.2

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第4章时序逻辑电路4.2

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第4章时序逻辑电路[例4.2.6]试用74LS161设计制作一个十二进制加法计数器，要求初始状态为0100。解：通过查找资料和网络搜寻，有74LS161的功能表如表4.2.11所示。4.2

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第4章时序逻辑电路由于，74LS161是模16加法计数器、M=16，要设计制作的是十二进制加法计数器、N=12，M

N，所以只需一块74LS161即可。由于初始状态不是0000，所以只能利用74LS161同步置数（低电平有效）的功能，采用反馈置数的方法，将预置数输入端D3D2D1D0对应的预置数码d3d2d1d0设置为0100。从初始状态0100开始，十二进制加法计数器的有效循环状态是：、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110、1111等12个。其中最后一个状态1111，就是74LS161加计数自然循环的最高状态，这里仍然可以按照前面的方法，将1111通过译码电路生成为置数控制信号,实现同步置数，循环计数。但为简化电路，这里可以利用随状态1111到来，而伴生的进位输出信号CO=Q3Q2Q1Q0=1，将其反相输出的低电平加到同步预置数控制端上。这样，当下一个计数脉冲CP（上升沿↑）到达时，计数器即可实现置数，即刻返回初始预制状态0100（进位输出信同时消失），进入新一轮循环，从而实现了十二进制加法计数。4.2

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第4章时序逻辑电路据此，有用74LS161反馈置数法设计制作初始状态为0100的十二进制加法计数器逻辑电路如图4.2.24(a)所示，主循环状态转换图如图4.2.24(b)所示。4.2

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第4章时序逻辑电路(2)级联任意进制加法计数器[例4.2.7]试用74LS162设计制作一个一百进制加法计数器。解：通过查找资料和网络搜寻，有74LS162的功能表如表4.2.12所示。经与表4.2.10所示74LS160的功能表比对，不难发现，除了74LS162是同步清零，74LS160是异步清零外，其余功能两者完全一样。由于74LS162是模10加法计数器、M=10，要设计制作的是一百进制加法计数器、N=100，M

N，所以需要用二块74LS162级联构成。4.2

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第4章时序逻辑电路方法一、进位输出端与使能控制端级联方法采用进位输出端与使能控制端级联方法扩大计数容量的具体电路如图4.2.25所示。4.2

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第4章时序逻辑电路由图可知，在计数到9以前，个位74LS162(1)的进位输出信号CO=0，与之级联的十位74LS162(2)的CTT=0（或CTT与CTP），十位74LS162(2)将保持原状态不变。当个位74LS162(1)计数到9(1001)时，其进位输出信号CO=Q3Q0=1，与之级联的十位74LS162(2)的CTT=1（或CTT与CTP），十位74LS162(2)进入计数工作状态。当下一个计数脉冲CP（上升沿↑）到达时，个位74LS162(1)返回初始0000状态，十位74LS162(2)则实现了十位数的加1运算，即实现了十进制加法逢十进一的运算。由此，即构成了一个一百进制加法计数器。4.2

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第4章时序逻辑电路方法二、进位输出端与计数脉冲CP输入端级联方法采用进位输出端与计数脉冲CP输入端级联方法扩大计数容量的具体电路如图4.2.26所示。4.2

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第4章时序逻辑电路由图可知，此电路是一个异步时序逻辑电路。在计数到9以前，个位74LS162(1)的进位输出信号CO=0，与之级联的十位74LS162(2)由于CP=1、没有计数脉冲CP（上升沿↑）到达，十位74LS162(2)将保持原状态不变。当个位74LS162(1)计数到9(1001)时，其进位输出信号由低电平0跳变为高电平1、CO=Q3Q0=1，经非门反相输出一个负跳变（下降沿↓），同样由于没有计数脉冲CP（上升沿↑）到达，十位74LS162(2)将保持原状态不变。当个位74LS162(1)计数到10时，返回到初始0000状态，其进位输出信号由高电平1跳变为低电平0、CO=Q3Q0=0，经非门反相输出一个正跳变（上升沿↑），十位74LS162(2)由于输入了一个计数脉冲CP正跳变（上升沿↑），实现了十位数的加1运算，即实现了十进制加法逢十进一的运算。由此，即构成了一个一百进制加法计数器。4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路[例4.2.8]试用74LS162设计制作一个从0开始计数的二十四进制加法计数器。解：先将二块74LS162级联构成一个从0开始计数的一百进制加法计数器，然后将2410对应的8421码00100100，通过与非门整体译码后，采用整体反馈清零的连接方法构成二十四进制加法计数器。由于74LS162是同步清零，所以同步清零的反馈数SN=N－1=(24－1)10=(23)10=(00100011)8421，。具体电路如图4.2.27所示，验证逻辑功能的Multisim仿真设计电路如图4.2.28所示。4.2

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第4章时序逻辑电路同理，也可以采用整体反馈置数的连接方法构成二十四进制加法计数器。由于是同步置数，所以其反馈数相同。但因为是从0开始计数，所以必须将其预置数输入端D3D2D1D0对应的预置数码d3d2d1d0设置为0000。4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路[例4.2.9]试用二块74LS163设计制作一个从32开始计数的五十六进制加法计数器。解：通过查找资料和网络搜寻，有74LS163的功能表如表4.2.13所示。经与表4.2.11所示74LS161的功能表比对，不难发现，除了74LS163是同步清零，74LS161是异步清零外，其余功能两者完全一样。4.2

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第4章时序逻辑电路由于，74LS163是4位同步二进制加法计数器（模16），M=16。所以，二块74LS163级联扩容后构成的是一个8位同步二进制加法计数器，即二百五十六进制的计数器（模256）。初始状态32所对应的8位二进制数是00100000，模是56，循环的最高（最后）状态是32+55=87，87所对应的8位二进制数是01010111。由于初始状态不是0，所以只能采用反馈置数方法，将预置数输入端D3D2D1D0对应的预置数码设置为00100000。又因为74LS163是同步置数（低电平有效），所以采用整体反馈同步置数方法的反馈数就是循环最高（最后）状态87所对应的8位二进制数01010111，即。由此，有用二块74LS163设计制作的从32开始计数的五十六进制加法计数器，如图4.2.29所示。4.2

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第4章时序逻辑电路4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路(3)任意进制减法计数器[例4.2.10]试用同步十进制加/减法计数器74LS190设计制作一个七进制减法计数器。解：通过查找资料和网络搜寻，有74LS190的功能表如表4.2.14所示。4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路方法一、利用进位/借位输出端（CO/BO）反馈置数法同前所述，计数器是在进入0000状态后，才立即被异步置数置成状态0111的，只不过0000状态只是在极短的瞬间闪现，并不认为其包括在主循环状态中而已。因此，状态0000在图4.2.30(b)用虚线表示。由于异步置数信号只存在于一个短暂的过渡时间，随着计数器被置数而立即消失，持续时间极短。如果计数器内有触发器响应速度不及，则可能产生误动作。为提高异步控制电路的可靠性，可接入一个信号锁存电路。4.2

常用MSI集成时序逻辑电路及其应用

将计数控制端接0、加/减法计数方式控制端接1，使计数器工作在减计数方式。设七进制减法计数器的有效循环状态是：0111、0110、0101、0100、0011、0010、0001等7个。当最后一个有效计数状态0001的再下一个状态0000到达时，由于74LS190进位/借位输出信号，，产生了一个正跳变。此信号经非门转换为负跳变后加到异步置数端，使，利用74LS190异步置数（低电平有效）的功能，计数器立即将计数状态置为预置数输入端D3D2D1D0设置的对应预置数码0111。计数器又返回到有效循环的初始状态，从而实现了七进制减法计数。第4章时序逻辑电路据此有，利用74LS190进位/借位输出端（CO/BO）反馈置数法设计制作的有效循环状态为0111

0001的七进制减法计数器逻辑电路图(1)如图4.2.30(a)所示，主循环状态转换图如图4.2.30(b)所示，验证其功能的Multisim仿真设计电路如图4.2.31所示。4.2

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第4章时序逻辑电路4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路方法二、利用串行进位输出端（）反馈置数法据此有，利用74LS190级间串行进位输出端（）反馈置数法设计制作的有效循环状态为0111

0001的七进制减法计数器逻辑电路图(2)如图4.2.32所示。4.2

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是74LS190级间串行进位输出信号，实测得其与进位/借位输出信号CO/BO极性互补。故可直接将串行进位输出端（）与异步置数端（）相连。当最后一个有效计数状态0001的再下一个状态0000到达时，由串行进位输出端信号产生的负跳变，直接使，计数器立即将计数状态置为预置数码0111，使计数器又返回到有效循环的初始状态，从而实现了七进制减法计数。第4章时序逻辑电路[例4.2.11]试用二块双时钟同步十进制加/减法计数器74LS192设计制作一个六十进制减法计数器。解：查找资料和网络搜寻，有74LS192的功能表如表4.2.15所示4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路4.2

常用MSI集成时序逻辑电路及其应用

将个位74LS192（1）的

CPU和异步置数输入端接高电平、将异步清0输入端接低电平、将预置数输入端D3D2D1D0对应的预置数码设置为0000，将CPD接计数输入脉冲CP信号，构成一个十进制减法计数器。将十位74LS192（2）的

CPU接高电平、将异步清0输入端接低电平、将预置数输入端D7D6D5D4对应的预置数码设置为0110，将CPD接个位74LS192（1）的借位输出信号，将接异步置数控制信号端输入端，构成一个对个位74LS192（1）借位输出信号计数的六进制减法计数器。由此有用二块双时钟同步十进制加/减法计数器74LS192级联构成的异步六十进制减法计数器如图4.2.33所示，有验证其功能的Multisim仿真设计电路如图4.2.34所示。第4章时序逻辑电路4.2

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第4章时序逻辑电路4.集成计数器应用举例(1)序列信号发生器[例4.2.12]试用中规模同步二进制集成加法计数器74LS161和数据选择器74LS151设计制作一个能产生序列信号00011101的序列信号发生器。解：分析要产生的序列信号00011101的序列长度是8位，时间顺序是从左到右，故可用一个八进制计数器（8个有效循环状态）和一个8选1数据选择器构成。其中，八进制计数器可用二进制加法计数器74LS161构成的八进制计数器实现，其Q2Q1Q0输出的3位循环二进制代码，可作为8选1数据选择器74LS151

的A2A1A0地址码输入信号。按序列信号00011101从左到右的时间顺序，依据74LS151输出逻辑函数Y的表达式，式(2.2.10)有74LS151数据信号输入端数据D7

D0、输出信号Y与序列信号及74LS161输出代码Q2Q1Q0的状态转换表，如表4.2.16所示。4.2

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第4章时序逻辑电路4.2

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第4章时序逻辑电路据此，有用计数器74LS161和数据选择器74LS151设计的00011101序列信号发生器如图4.2.35所示，有验证其功能的Multisim仿真设计电路如图4.2.36所示。由图可知，在输入时钟脉冲信号CP作用下，输出信号端Y便能产生按00011101顺序排列、周期循环的串行列信号。4.2

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第4章时序逻辑电路4.2

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第4章时序逻辑电路(2)顺序脉冲信号发生器[例4.2.13]试用集成加法计数器74LS161和译码器设计制作一个8路顺序脉冲信号发生器。解：分析设计要求，可采用由二进制加法计数器74LS161组成的八进制计数器和3线－8线译码器74LS138构成一个8路顺序脉冲信号发生器。将八进制计数器Q2Q1Q0输出的3位循环二进制代码，作为地址码，输入译码器译码地址输入端A2A1A0。依据74LS138输出逻辑函数Y的表达式，式(2.2.5)可知，在满足使能控制条件的情况下，，译码器的输出端将随地址码的顺序循环变化，顺序循环输出低电平信号。据此，有用计数器74LS161和译码器74LS138设计制作的8路顺序脉冲信号发生器，如图4.2.37(a)所示。4.2

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第4章时序逻辑电路4.2

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第4章时序逻辑电路4.2

常用MSI集成时序逻辑电路及其应用

由图可知，74LS161采用反馈置数（同步）的方法组成了八进制计数器，其Q2Q1Q0输出的3位循环二进制代码，作为3线—8线译码器74LS138的A2A1A0地址码输入信号。在输入时钟脉冲信号CP作用下，随计数器74LS161的Q2Q1Q0输出信号的顺序循环变化，译码器74LS138的输出端依次输出只有一个低电平信号0顺序循环的脉冲信号，如图4.2.37（b）所示。为防止产生竞争冒险现象，图4.2.37（a）所示电路中将时钟脉冲信号CP反相产生的，作为选通信号加到74LS138的使能控制端STA上。当时钟脉冲信号CP上升沿（CP=1）到达时，计数器工作在计数状态，而与此同时，（=0）为低电平，STA=0，使译码器被封锁而停止工作。当时钟脉冲信号CP下降沿（CP=0）到达时，计数器停止工作，而译码器由于为高电平（=1），STA=1，开始工作。这样，选通控制脉冲信号使计数器输出状态变化的工作时间与译码器译码工作的时间相互错开，从而消除了产生竞争冒险现象的可能。第4章时序逻辑电路(3)定时器[例4.2.14]试用二块4位同步二进制加/减法计数器74LS191设计制作一个六十秒定时报警器解：通过查找资料和网络搜寻，有74LS191的功能表如表4.2.14所示。经与表表4.2.14所示74LS190的功能表比对，不难发现，除了74LS191是二进制计数器、74LS190是十进制计数器，74LS191在加计数的CO/BO=Q3Q2Q1Q0、74LS190在加计数的CO/BO=Q3Q0，二点不同外，其余功能两者完全一样。4.2

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第4章时序逻辑电路将个位74LS191(1)设置为十进制减法计数器，取与数码管（个位）显示十进制数码0、9、8、7、6、5、4、3、2、1等对应的二进制数码0000、1001、1000、0111、0110、0101、0100、0011、0010、0001等10个状态作为有效循环状态。依据74LS191减计数进入0000状态的下一个自然循环状态是1111、特性，取1111为并行异步置数的控制数码。当计数器从0000开始减计数工作时，随着秒钟脉冲信号CP的输入，计数器随即进入1111状态。此时，1111电平信号经4输入与非门反相后，转换为低电平信号，加到74LS191(1)的异步置数控制端。74LS191(1)随即并行异步置数，立即将计数器的状态置为D3D2D1D0预置数码的1001状态，从而使计数器进入了有效减计数的循环状态。当减循环进入0001状态的下一个状态时，计数器完成了一个有效循环，又返回到初始的0000状态。如此循环，个位74LS191(1)即构成了一个十进制减法计数器。同前所述，电路是在进入1111状态后，才立即被异步置数置成1001状态，只不过1001状态闪现，只是在极短的瞬间，不认为其包括在主循环状态中而已。4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路同理，将,十位74LS191(2)设置为五进制减法计数器，取与数码管（十位）显示十进制数码0、5、4、3、2、1等对应的二进制数码0000、0101、0100、0011、0010、0001等6个状态作为有效循环状态。十位74LS191(2)的减计数输入脉冲信号CP，由个位74LS191(1)减计数器的级间串行借位（/进位）信号输出端输入。实测得信号与进位/借位输出信号CO/BO极性互补，且产生于个位74LS191(1)减计数器由0000状态借位进入1111状态的时刻，也就是个位74LS191(1)每减计数10个产生1个十位74LS191(2)的减计数输入脉冲信号CP。同样，取1111为并行异步置数的控制数码。当计数器从0000开始减计数工作时，随着从个位74LS191(1)级间串行借位（/进位）信号输出端秒钟脉冲信号的输入，计数器随即进入1111状态，并转换为低电平信号，加到74LS191(2)的异步置数控制端数，计数器的状态立即被置为预置数码0101状态，从而使计数器进入了有效减计数的循环状态。4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路当减计数完成一个主循环59~0，十位74LS191(2)和个位74LS191(1)从01011001返回到初始的00000000状态时，电路产生一个报警输出信号F。由此，有用二块4位同步二进制加/减法计数器74LS191级联构成的，59~0减计数循环的六十秒（异步六十进制）定时报警器电路，如图4.2.38所示。验证其功能的Multisim仿真设计电路如图4.2.39所示。4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路4.2

常用MSI集成时序逻辑电路及其应用

第4章时序逻辑电路4.3同步时序逻辑电路的设计

SSI同步时序逻辑电路设计是根据具体逻辑问题给出的设计要求、选择适当的逻辑器件、设计出符合设计要求逻辑电路的过程。设计的基本指导思想，是要用尽可能少的触发器（集成电路）、尽可能少的连线和尽可能可靠的方法来实现设计要求。设计的一般步骤如下。1.按设计要求进行逻辑抽象，确定原始状态图(1)分析设计要求，确定输入变量、输出变量、电路状态间转换的逻辑关系及状态数。一般是取条件（原因）作为输入逻辑变量，取结果作为输出逻辑变量，依主循环状态间的转换确定逻辑关系和状态数。(2)定义输入变量、输出变量的逻辑状态，进行逻辑赋值，对电路每个状态进行编号、编码。(3)按照设计要求，依据从现态转入次态及相应输出的逻辑关系，画出原始状态转换图或列出状态转换表。4.3

同步时序逻辑电路的设计

SSI同步时序逻辑电路设计的一般方法4.3.1第4章时序逻辑电路2.状态简化(1)在原始状态转换图中，找出在输入相同时，输出相同、转换的次态也相同的等价状态。(2)合并可以减少触发器个数和门电路数量、使电路更加简单的等价状态，画出简化状态图。3.状态分配，画出用二进制数编码后的状态图或状态表(1)如果用M表示状态图中的状态数，因为n个触发器共有2n种组合状态，所以确定要使用触发器的个数，有2n-1<M≤2n