CN111640762B 半导体装置及其制造方法 （铠侠股份有限公司）

CN210443557U,2020.05.01US2010258933A1,2010实施方式提供一种能够有效地布局配线的置于所述第1基板上。所述装置还具备：存储单述配线设置于所述第2基板的上方，电连接于所2阵列芯片，具有设置于所述电路芯片的上方的存储单元及设置多个金属焊垫，设置于所述电路芯片与所述阵列芯片的2.根据权利要求1所述的半导体装置，其中所述接合垫与所述配线包含在设置于所述3.根据权利要求1或2所述的半导体装置4.根据权利要求1或2所述的半导体装置，其中所述配线用5.根据权利要求1或2所述的半导体装置，其6.根据权利要求1或2所述的半导体装置，其中绝缘层及在所述第2绝缘层内与所述逻辑电路电连接的多个第2的第1绝缘层及在所述第1绝缘层内与所述第2金属焊垫对应且电连接于所述存储单元的多使所述电路芯片的所述第2绝缘层与所述阵列芯片的所述第1绝在所述第2基板的上方形成接合垫，所述接合垫电经由所述多在所述第2基板的上方形成配线，所述配线经由所述多个第3[0007]所述接合垫与所述配线较理想为包含在设置于所述第2基板的上方的相同的配线[0008]所述半导体装置较理想为还具备绝缘膜，所述绝缘膜设[0010]所述配线较理想为用于向所述半导体装置传输输入信号或从所述半导体装置传[0011]所述配线较理想为设置于与所述接合垫成为非接触的位置或者与所述接合垫接[0015]图3是用来对第1实施方式的半导体装置的制造方法的一个步骤进行说明的剖视4[0024]图1是表示第1实施方式的半导体装置的构造的剖视图。图1的半导体装置是存储字线WL的端部经由接触插塞22与字配线层23电连接，源极侧选择栅极SGS经由接触插塞245[0033]如图2所示，存储单元阵列11具备交替地积层于层间绝缘膜15上的多个字线WL与[0035]图3是用来对第1实施方式的半导体装置的制造方法的一个步骤进行说明的剖视[0036]图3表示包含多个阵列芯片1的阵列晶片W1、以及包含多个电路芯片2的电路晶片W2。阵列晶片W1也称为存储晶片，电路晶片W2也称为CMOS(complementarymetaloxide10于以下所述的内容也能够应用于阵列晶片W1彼此的能够通过检测例如第1金属焊垫41的侧面或第2金属焊垫37的侧面的倾斜、或第1金属焊垫[0042]图4是表示第1实施方式的半导体装置的构造的其它剖视图，从与图1不同的观点6[0043]图4进而示出形成于绝缘层14上的配线层20。配线层20例如为Al(铝)层等金属导[0049]图5示出构成存储单元阵列11的4个平面(plane)61。存储单元阵列11具备多个存[0051]数据处理电路63处理对半导体装置的输入信号、或来自半导体装置的输出信7表示各配线48的宽度。本实施方式的配线48的宽度W设定为比焊垫47的宽度Wx、Wy细(W<[0054]配线A1～A8将1个数据处理电路63与另一数据处理电路63电连接，用于传输所述~A8的X方向的长度。[0056]图5示意性地以圆形表示这些配线48中的与第2插塞46相接的部分(在图的例子中产生电路64等。本实施方式的各配线48的宽度W在与第2插塞46相接的部分及其它部分不[0063]图8示出构成存储单元阵列11的多个平面61、以及为这些平面61而设置的多个行[0064]各SA/DL部71是感测在平面61的位线BL读出的数据的感测放大器电路及数据锁存8[0066]本实施方式的配线A1～A8(参考图5)例如用于在I/O电路75与XDL部72之间授受输81或高电压产生电路82向行解码器62供给控过减少基板13与基板19之间的配线的条数，能够减少基板13与基板19之间的配线层的数[0074]图9表示与图4同样的剖视图。但，图4的配线48设置于与焊垫47成为非接触的位9[0078]配线C1将电源垫47a与半导体装置的周边电路电连接，用于向半导体装置供给电[0081]根据本实施方式，与第1实施方式同样地，能够在半导体装置内有效率地配置配[0082]此外，图5所示的配线48的配置与图10所示的配线48的配置也可一起应用于相同