CN111863620B 集成电路器件及其制造方法 （台湾积体电路制造股份有限公司）

US2013075827A1,2013.0US2018138178A1,2018第一功函数调整层包括位于阻挡层的第一部分2形成阻挡层，所述阻挡层包括在所述栅极电介质的所述第一部分上方延伸的第一部形成第一功函数调整层，所述第一功函数调整层包括位于所述阻挡层的移除所述第一功函数调整层的所述第一部分，其中所述第一功函在所述第一功函数调整层的所述第一部分经移除之后，使所述阻及在所述变薄之后，在所述阻挡层的所述第一部分上方形成的第二部分，所述阻挡层还包括在所述栅极电介质的所述第二部分上方延伸的第二部分，第一功函数调整层的所述第二部分保护所述阻挡层的在形成所述第二功函数调整层之后，对所述第二功函数调第二功函数调整层的与所述阻挡层的所述第一部移除第一虚设栅极堆叠和第二虚设栅极堆叠以在电介质层中分别形成第一沟槽和第沉积阻挡层，所述阻挡层包括分别延伸到所述第一沟槽和所沉积第一氮化钛层，所述第一氮化钛层包括分别与3移除所述第一氮化钛层的所述第一部分，其中所述第一氮化钛层在所述第一氮化钛层的所述第一部分经移除之后，部分地蚀刻形成功函数层，所述功函数层包括与所述阻挡层的所述第一部分直接接三部分，并且所述第一氮化钛层还包括位于所述阻挡层的所述第三部分上方的第三部分，在形成所述第一氮化钛层之前，沉积第二氮化钛层，所述第在形成所述第一氮化钛层之前，移除所述第二氮化钛层的所且高于位于所述第一氮化钛层下面并且与所述第一氮化钛层接触的下卧层中的铝原子百45[0002]金属氧化物半导体(MOS)器件通常包括金属栅极，其被形成以解决传统多晶硅栅极中的多晶耗尽效应(poly-depletioneffect)。在施加的电场从靠近栅极电介质的栅极层包括在所述栅极电介质的所述第一部分上方延伸的第一部分；形成第一功函数调整层，层，所述阻挡层包括分别位于第一晶体管区域和第二晶体管区域中的第一部分和第二部挡层的所述第一部分接触的第一部分和与所述第一氮化钛层的所述第二部分接触的第二并且与所述第一氮化钛层接触的下卧层中的铝6[0010]下面的公开内容提供了用于实现本公开的不同特征的许多不同的实施例或示不指示所讨论的各个实施例和/或配置之间的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转了90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。的形成被用作解释本公开的概念的示例。平面晶体管和全环绕栅极(GAA)晶体管也可以采7型杂质(其可以是硼、铟等)注入到衬底20中而形成的p型阱区域。根据本公开的其他实施域。所得阱区域22可以延伸到衬底20的顶表面。n型或p型杂质浓度可以等于或小于1018cm17cm-3和约1018cm-3之间的范围内。[0017]接下来，图案化的硬掩模层30被用作蚀刻掩模以蚀刻衬垫氧[0018]硬掩模30的顶表面和STI区域24的顶表面可以彼此处于基本上相同的水平。半导条带26是通过以下操作形成的替代条带：对衬底20的位于STI区域24之间的部分进行蚀刻8可以使用剩余间隔件或心轴(mandrel极堆叠38还具有与突出的鳍36的纵向方向垂直的纵[0023]然后执行蚀刻工艺以蚀刻突出的鳍36的未被虚设栅极堆叠38和栅极间隔件46覆以低于STI区域24的顶表面24A。由突出的鳍36的经蚀刻的部分留下的空间被称为凹槽50。[0024]接下来，通过在凹槽50中选择性地生长(通过外延)半导体材料来形成外延区域9[0026]图7A示出了在形成接触蚀刻停止层(CESL)58和层间电介质(ILD)60之后的结构的100中的FinFET具有FinFET190、290和390中的最高阈值电压，并且器件区域300中的初始形成工艺可以包括如图1至图7A中示出的工艺，并且因此可以具有与图7A中示出的结每个器件区域中的结构可以从如图7A所示的参考横截面7还可以包括位于相应IL61上方的高k电介质层62。高k电介质层62可以由高k电介质材料以包括附加子层。阻挡层66可以用于防止后续沉积的含金属材料扩散到栅极电介质63中。包括通过ALD、CVD等共形沉积在帽盖层64上的氮化钽(TaN)等。帽盖层64的厚度可以在约[0034]在形成图案化的蚀刻掩模70之后，执行蚀刻工艺以对第一功函数调整层68A进行一功函数调整层68A的部分被从第一器件区域100和第二器件区域200移除，保留第一功函件区域300中，第二功函数调整层68B可以接触第一功函数调整层68A。第二功函数调整层68B可以根据要形成的器件的应用而由任何可接受的材料来形成，以将器件的功函数调整整层68B是使用CVD、ALD等来沉积的。第二功函数调整层68B的厚度可以中的钛与氮化物的原子比可以与第一功函数调整层68A中的钛与氮化物的原子比相同或不可以是铝、或能够影响第二功函数调整层68B和阻挡层66之间的蚀刻选择性(ES)的另一可数调整层68B是TiAlN层。可以通过CVD或ALD执行第二功函数调整层68B的沉积。用于引入TiAlN中的钛的工艺气体可以是例如TiCl4等。用于引入TiAlN中的氮的工艺气体可以包括调整层68B的沉积期间，晶圆10的温度在约30流速可以在约500sccm和约5,000sccm之10％至约20％)，并且没有(或基本上没有)掺杂元素扩散到阻挡层66和第一功函数调整层之间的范围内的温度、或处于约400℃和约[0042]在形成图案化的蚀刻掩模72之后，执行蚀刻工艺以对功函数调整层68B进行图案器件区域100中的部分被移除，功函数调整层68B的位于器件区域200和300中的部分被保些实施例，使用氯基气体来执行选择性蚀刻，该氯基气体可以是金属氯化物气体，例如，xx[0045]蚀刻使得阻挡层66的位于器件区域100中的部分的厚度从蚀刻之前的厚度T1(图[0047]阻挡层66以及功函数调整层68A和68B的厚度影响相应FinFET190、290和390(图所得FinFET的平带电压VFB中的变化ΔVFB约为(在层68B未被掺杂时)所得FinFET的ΔVFB的百分比)，或可以包括由不同材料形成的多个子层。功函数层74可以包括根据在器件区域100、200和300中形成的相应FinFET是n型FinFET还是p型FinFET而选择的功函数金属。例区域200中的)阻挡层66和(位于器件区域200中的)功函数调整层68B接触或不接触。在每个部分可以由任意组合中的p型功函数材料和n型功函数材料件区域200中的阻挡层66或器件区域300中的功函数调整层68A)相比更高的铝原子百分比[0054]图22A示出了源极/漏极接触插塞84和硅化物区域86的形成。源极/漏极接触插塞[0055]图22B示出了FinFET的透视图，其可以表示如图22A中示出的FinFET19铝原子百分比高于位于第一氮化钛层上面并且与第一氮化钛层接触的上覆层中的铝原子结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基以及在所述阻挡层的所述第一部分上方形成分，并且所述第一功函数调整层还包括在所述阻挡层的所述第二部分上方延伸的第二部所述第一功函数调整层的所述第二部分保护所述阻挡层的所述第二行图案化以移除所述第二功函数调整层的与所述阻挡层的所述第一部分重叠的第一氮化钛层包括分别与所述阻挡层的所述第一部分和所述第二部分重叠的第一部分和一部分和与所述第一氮化钛层的所述第二部分接触的第所述第一部分的厚度被减小约50％至约90％的范围化钛层的所述第二部分被暴露于用于蚀刻所化钛层的铝原子百分比高于位于所述第一氮化钛层上面并且与所述第一氮化钛层接触的