CN112420701B 半导体器件及其形成方法 （台湾积体电路制造股份有限公司）

工艺是极紫外(EUV)光刻工艺。在方法的一些实2衬底，具有第一p型阱区、第二p型阱区和设置在所述第一p型阱区和及焊盘部分位于所述第一上拉晶体管的所述第一源极/漏极区上方并且电连接至所述第一上拉晶体管的所述第一源极/漏极区，所述第二焊盘部分位于所述第二上拉晶体管的所述第第一通孔，物理接触所述主部分和所述第一焊盘部分且完全内，并且将所述第一导电部件电连接至所述第一源极/漏极区，所述第一通孔具有第三宽第一传输门晶体管，位于所述第一p型阱区中，所述第一传输第二传输门晶体管，位于所述第二p型阱区中，所述第二传输第二导电部件，位于所述第一传输门晶体管的所述第三源极/漏极区上方并且电连接第三导电部件，位于所述第二传输门晶体管的所述第四源极/漏极区上方并且电连接第一介电层，围绕所述第一导电部件、所述第二导电部件和第一下拉晶体管，位于所述第一p型阱区中，所述第一下拉第二下拉晶体管，位于所述第二p型阱区中，所述第二下拉第六导电部件，电连接至地电压节点，所述第六导电部所述第五源极/漏极区上方并且电连接至所述第一下拉晶体管的所述第五源极第七导电部件，电连接至所述地电压节点，所述第七管的所述第六源极/漏极区上方并且电连接至所述第二下拉晶体管的所述第六源极/漏极3其中，所述第一导电部件的主部分沿着第三纵向轴线设置衬底，具有第一p型阱区、第二p型阱区和设置在所述第一p型阱区和第一下拉晶体管，位于所述第一p型阱区中，所述第一下拉其中，所述金属线的所述主部分具有第三宽度，所述金属线4其中，所述第一通孔与所述第二通孔间隔开第一距离，所述第一距在所述第一源极/漏极区和所述第二源极/漏极区上方形成穿过所述第一介电层的第一通孔以电耦合所述第一源极/漏极区，所述第一通孔形成穿过所述第一介电层的第二通孔以电耦合所述第二源极/漏极区，所述第二通孔所述主部分的第一侧延伸的第一突出部分和从所述主部分的第二侧延伸的第二突出部分，利用导电材料填充所述开口，以形成物理耦其中，所述第一通孔的宽度大于所述主部分的宽度和所5平坦化所述导电材料和所述第二介电层以由所述导电材料的剩余部分形成所述第一6些层可以帮助互连多种有源器件和无源器件以及通过诸如接触焊盘提供与外部器件的电部分，第一焊盘部分位于第一上拉晶体管的第一源极/漏极区上方并且电连接至第一上拉且电连接至第二上拉晶体管的第二源极/漏极区，第一焊盘部分和第二焊盘部分中的每一一介电层；形成穿过第一介电层的第一通孔以电耦合第一源极/漏极区，第一通孔具有在7[0011]图3示出了根据一些实施例的三维视图中简化的鳍式场效应晶体管(FinFET)的示[0016]下面的公开内容提供了用于实现本发明的不同部件的许多不同的实施例或实8通过激活用于行的相应字线WL来选择存储器单元阵列52的行中的期望存储器单元60。读路56利用互补位线BL和BLB从存储器单元阵列52中的期望存储器单元60读取数据或将数据写入存储器单元阵列52中的期望存储器单元60。列解码器58可以是诸如静态CMOS解码器、[0020]图2是根据一些实施例的存储器单元60的电路图。存储器单元60是六晶体管SRAM接到用于存储器单元60的字线WL以及互补位线BL和BLB。当传输门晶体管PG1和PG2被使能[0021]图3示出了根据一些实施例的三维视图中简化的鳍式场效应晶体管(FinFET)的示72指的是在相邻的STI区74之间延伸的们的组合，并且可以通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动化学汽相沉积(FCVD)(在远程等离子体系统中基于化学汽相沉积(CVD)的材料沉积并且被固化以使其转9在相邻的成对栅极间隔件76之间。栅极堆叠件78包括位于鳍72和STI区74上的栅极电介质80的相对侧上的鳍72上方的外延生长区。栅极间隔件76将源极/漏极区82与栅极电介质79可以执行平坦化工艺(例如，CMP)以去除栅极电介质79和栅电极80的位于栅极间隔件76上栅极间隔件76相邻的凹槽。执行一个或多个外延工艺以在凹槽中生长源极/漏极区82。源[0032]图4A至图9B是根据一些实施例的存储器单元60的制造中的中间阶段的各种视图。使用与图3中所示的FinFET类似的FinFET来制造存储器单元60。示出了用于FinFET的互连[0034]形成用于形成存储器单元60的六个晶体管。所形成的晶体管包括上拉晶体管PU1五源极/漏极区82E和第六源极/漏极区82F。第二下拉晶体管PD2包括位于第四沟道区上方的第二栅极堆叠件78B、第七源极/漏极区82G和第八源极/漏极区82H。第一传输门晶体管PG1包括位于第五沟道区上方的第三栅极堆叠件78C、第六源极/漏极区82F和第九源极/漏极区82I。第二传输门晶体管PG2包括位于第六沟道区上方的第四栅极堆叠件78D、第十源[0035]形成用于形成六个晶体管的四个鳍72。第一鳍72A用于形成第一上拉晶体管PU玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃料在开口中形成源极/漏极接触件86。可以执行退火工艺以在源极/漏极区82与源极/漏极相应晶体管的源极/漏极区82。源极/漏极接触件86中的一些物理地和电气地耦合单个源件86B耦合到第二源极/漏极区82B和第六源极/漏极区82F。第三源极/漏极接触件86C耦合到第三源极/漏极区82C。第四源极/漏极接触件86D耦合到第四源极/漏极区82D和第七源第八源极/漏极接触件86H耦合到第十源极/蚀刻工艺通过EUV光刻来完成。通过在H2等离子体的气氛中生成电磁辐射来执行EUV光刻，其组合等)来生成。具有导电通孔90的图案的掩模以将在光刻胶中形成的图案对入射的辐通孔90的开口的图案对光刻胶进行图案化。然后可以执行蚀刻工艺(例如，干法或湿法蚀到第七源极/漏极接触件86G，并且第六源极/漏极通孔90H耦合到第八源极/漏极接触件享通孔90J耦合到第二栅极堆叠件78B和第二源极/和第三源极/漏极区82C将都被耦合到上面的电源电压Vdd线(参见图7A和图7B)以形成存储90D分别形成在第一源极/漏极接触件86A和第三源极/漏极接触件86C的边缘区域附近。此W1，例如在约15nm至约20nm的范围内的第一宽度W1，并且其它导电通孔90A/90B/90E/90F/导电通孔90A/90B/90E/90F/90G/90H/90I/90J可以具有正方形形状或圆形形状。将第一源极/漏极通孔90C和第二源极/漏极通孔90D形成为大的宽度W1，即使当第一源极/漏极通孔90C和第二源极/漏极通孔90D分别形成在第一源极/漏极接触件86A和第三源极/漏极接触件86C的边缘区域附近时，允许增加第一源极/漏极通孔90C和第二源极/漏极通孔90D的接孔90D可以与第五源极/漏极通孔90G间隔开第二距离D2，例如在约45nm至约65nm的范围内的第二距离D2。尽管未在图6B中示出，但是第一源极/漏极通孔90C和第六源极/漏极通孔90H也可以间隔开第一距离D1，并且第一源极/漏极通孔90C和第三源极/漏极通孔90E也可介电层92可以是由具有小于2.5的k值的超低k(ELK)电介质材料形成的层。在一些实施例且然后去除成孔剂以在介电层92内形成孔过在H2等离子体的气氛中生成电磁辐射来执行EUV光刻，以产生具有期望范围的波长的入的开口中形成扩散阻挡层。然后在介电层92的开口中的扩散阻挡层上方形成导电材料(例介电层92去除多余的导电材料和扩散阻挡层的金属焊盘94A和第二金属焊盘94B将耦合到上面的用于存储器单元60的字线WL(参见图9A和图9B)。第三金属焊盘94C被耦合到第三源极/漏极通孔90E并且第四金属焊盘90D被耦合到到第一源极/漏极通孔90C和第二源极/漏极通孔90D。第三金属线94G是用于存储器单元60公共的纵向轴线对齐。焊盘部分96B位于第一源极/漏极通孔90C和第二源极/漏极通孔90D三金属线94G耦合第一源极/漏极区82A和第三源极/漏极区82C。第一源极/漏极通孔90C和第二源极/漏极通孔90D的一些部分也可以物理地和电气地耦合主部分96A，但是大部分第管主部分96A可以不覆盖第一源极/漏极通孔90C和第二源极/漏极通孔90D，但是焊盘部分94G的主部分96A可以具有在约10nm至约18nm的范围内的第三宽度W3，并且第三金属线94G的焊盘部分96B可以具有在约5nm至约15nm的范围内的第四宽度W4。第三宽度W3和第四宽度通孔100B耦合到第二金属焊盘94B。第一导电通孔100A和第二导电通孔100B将耦合到上面100D将耦合到上面的用于存储器单元60的电压二金属线104B中的每一个均是用于存储器单元60的字线WL(参见图2)并且耦合到行解码器54。第三金属线104C和第四金属线104D分别耦合到第三金属焊盘94C和第四金属焊盘94D。第三金属线104C和第四金属线104D中的每一个均是用于存储器单元60的地电压Vss线(参见98和102也可以是单个介电层，并且导电通孔100和导电部件104可以在单个喷镀工艺中被件94被形成为具有任意形状和非常小的尺寸。尽管第三金属线94G(以上参考图7C描述)被分106B将主部分106A连接到外围部分106C。主部分106A延伸穿过一个或多个存储器单元有比主部分106A的宽度W6和外围部分106C的宽度W7更大的宽度W5。例如，宽度W5可以在约部分106B和外围部分106C设置在相同的介电层中，例如设置在介电层92中(参见图9A和图或列解码器58)的金属线布线。图11示出了存储器50的简化三维视图，示出了第一金属线[0053]图12示出了根据一些实施例的存储器50的示意图。图12示出了一个存储器单元52的存储器单元60连接到用于存储器50的读取/写入电路56和/或列解码器58。如图所示，[0055]实施例可以实现优点。通过EUV光刻形成用于导电部件94的开口允许导电部件94源极/漏极通孔90C和第二源极/漏极通孔90D的宽度可以增加，从而允许用于第一源极/漏极接触件86A和第三源极/漏极接触建86C的着落面积增加。因此，可以降低到第三金属线分位于第一上拉晶体管的第一源极/漏极区上方并且电连接到第一上拉晶体管的第一源上拉晶体管的第二源极/漏极区，第一焊盘部分和第二焊盘部分中的每一个均具有第一宽第二传输门晶体管的第四源极/漏极区上方并且电连接到第二传输门晶体管的第四源极/第一下拉晶体管的第五源极/漏极区上方并且电连接到第一下拉晶体管的第五源极/漏极成穿过第一介电层的第二通孔以电耦合第二源极/漏极区，第二通孔具有在15nm至20nm的实现相同的目的和/或实现本文介绍的实施例的相同优点的其他工艺和结构。本领域技术