CN112420727B 具有垂直间隔的沟道材料区段的集成组合件及其形成方法 （美光科技公司）

US2017278859A1,2017.0US2017271527A1,201具有垂直间隔的沟道材料区段的集成组合本申请案涉及具有垂直间隔的沟道材料区所述导电层级包含控制栅极区域及接近于所述控制栅极区域的第二区域。高k介电结构直接抵2其中所述高k介电材料直接接触彼此垂直相邻的所述导电层级中的两个的端子区域，且完全横跨所述垂直相邻的导电层级之间的所述绝缘层级2.根据权利要求1所述的集成结构，其中所述面之间具有垂直延伸的侧壁表面；其中所述高k介电材料沿着所述端子区域的所述顶表面与所述底表面而非沿着所述端子区域的所述侧壁表面延伸；且其中所述高k介电材料为第的第二高k介电材料；所述第二高k介电材料卷绕所述端子区域且沿着所述非端子区域延5.根据权利要求3所述的集成结构，其中所述电荷阻挡材料卷绕所述导电层级的所述所述端子区域具有顶表面及底表面，且在所述顶表面与所述底表所述集成结构进一步包括在所述第一高k介电材料与所述导电层级之间的第二高k介电材电材料具有与所述第一高k介电材料不同的7.根据权利要求6所述的集成结构，其中所述第一高k介电材料及所述第二高k介电材8.根据权利要求6所述的集成结构，其中所述电荷阻挡材料卷绕所述导电层级的所述3所述端子区域具有顶表面及底表面，且在所述顶表面与所述底所述导电层级包含控制栅极区域及接近所述控制栅极区域的第高k介电结构，其直接接触彼此垂直相邻的所述导电层级中的两个的所述控制栅极区域且完全横跨所述垂直相邻的导电层级之间的所述绝缘层级沿着所述控制栅极区域的所述终端的顶表面及底表面，但不沿着所述终端的所述侧壁表4算机及装置中具有诸多用途。例如，现代个人计算机可具有存储在快闪存储器芯片上的具有布置成行及列的多个存储器单元1003以及存取线1004(例如，用以传导信号WL0到WLm据线1006可用于将信息传送到存储器单元1003及从存储器单元1003传送信息。行解码器线1005上的信号DQ0到DQN可表示从存储器单元1003读取或将要写入到存储器单元1003的号。装置1000可分别在第一电源线1030及第二电源线1032上接收供应电压信号Vcc及Vss。装置1000包含选择电路1040及输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017对信号CSEL1到CSELn作出响应，以选择第一数据线1006及第二数据线1013上的信号，[0005]图1的存储器阵列1002可为NAND存储器阵列，且图2展示可用于图1的存储器阵列5二群组及/或页的大小可能比图2中所展示的那线340可耦合到多个串的SGD。例如，全局SGD线340可经由多个(例如，三个)子SGD驱动器极(SGS)线360可耦合到多个串的SGS。例如，全局SGS线360可经由多个子SGS驱动器322、经由多个子串驱动器312、314及316中的对应者耦合到多个子接入线(例如，子CG线)352、一漏极选择装置212位于串206与漏极选择线215的交叉点处。选择装置210及212可为任何[0011]每一源极选择装置210的源极连接到共同源极线216。每一源极选择装置210的漏6极连接到对应NAND串206的第一电荷存储晶体管极选择装置2121的漏极连接到位线2281。每一漏极选择装置212的源极连接到对应NAND串206的最后电荷存储晶体管208的漏极。一层级及第二层级的垂直堆叠；所述第一层级包括第一材料且所述第二层级包括第二材段彼此由邻近于所述第四材料的间隙垂直间隔开；形成邻近所述电荷存储材料的隧穿材7[0022]图5及6为在用于形成实例NAND存储器阵列的实例方法的实例顺序处理阶段处所[0024]图7至15为在用于形成实例NAND存储器阵列的实例方法的实例顺序处理阶段处所[0025]图16为在替代图15的处理阶段的实例处理阶段处所展示的图5的集成组合件的区[0026]图17为在替代图15的处理阶段的另一实例处理阶段处所展示的图5的集成组合件[0027]图18至20为在用于形成实例NAND存储器阵列的实例方法的实例顺序处理阶段处所展示的集成组合件的区域的图解横截面侧视图。图18的处理阶段可跟随图13的处理阶[0028]图21为在替代图20的处理阶段的实例处理阶段处所展示的图18的集成组合件的[0029]NAND存储器单元的操作包括电荷在沟道材料与电荷存储材8衬底”是指包括半导体材料的任何构造，包含但不限于块体半导体材料，例如半导体晶片 (单独或包括其它材料的组合件)及半导体材料层(单独或包括其它材料的组合件)。术语可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如[0032]在堆叠12与基座18之间提供间隙以指示在堆叠12与基座18之间可提供其它组件侧壁围绕开口64的闭合形状延伸(如在图6A中所展示)。开口64可表示在图6的处理阶段形锆(ZrO)及硅酸锆(ZrSiO)中的一或多个组成或由氧化铝(AlO)、氧化铪(HfO)、硅酸铪(HfSiO)、氧化锆(ZrO)及硅酸锆(ZrSiO)中的一或多个组成；其中所述化学式指示主要组9开口64的第二波状侧壁表面，其中此类第二波状侧壁表面形成在第一波状侧壁表面65上[0044]参考图11，电荷存储材料38经选择性地形成为相对于第四材料80沿着第三材料[0046]在图11的所说明实施例中，电荷存储材料38的每一区段40具有平坦配置(或大体[0047]可以利用任何合适的处理相对于第四材料80沿着第三材料74选择性地形成电荷种；其中术语III/V半导体材料是指包括选自元素周期表的III及V族的元素的半导体材料则高k介电材料结构96将包括单一的均质高k材料28/70。如果材料28及70相对于彼此为不同的组合物，则高k介电材料结构96将沿着导电层级16的端子区域88包括层压区域(部分)为第二部分100及第三部分102的厚度的至少[0067]在图15的所说明实施例中，高k介电结构96可被认为直接接触彼此垂直相邻的两导电层级之间的一个绝缘层级(例如经标记为14a的的一部分。此类串可表示在NAND存储器阵列的制作期间形成的大量大体上相同的NAND串硅组成。空隙104可被称作为第二空隙，以将其与上文参考图13所描述的第一空隙84区分[0075]在材料70包括高k介电材料的实施例中，可能难以在图14的处理阶段处用流入到一些实施例中，图20的配置被认为包括沿着端子区域88的顶表面83及底表面85的堆压高k结构108(其中层压体包括第一高k介电材料70及第二高k介电材料28)，且包括沿着端子区地基于施加到相关联栅极92的电压的值及/或基于施加到沟道材料44的电压的值来控制[0080]隧穿材料42形成存储器单元52的隧穿区域。此类隧穿区域可经配置以允许电荷[0082]可利用设置在电荷阻挡材料34与相关联栅极92之间的介电势垒材料(高k材料)28、70或28/70来抑制电荷载流子从栅极92朝向电荷存储材料38反向隧穿。在一些实施例[0092]一些实施例包含具有交替的绝缘层级及导电层级的垂直堆叠的NAND存储器阵导电层级包含控制栅极区域及接近所述控制栅极区域的第二区域。高k介电结构直接抵靠所述控制栅极区域，且完全横跨所述绝缘层级延伸。电荷阻挡材料邻近于所述高k介电结第三波状侧壁表面具有沿着所述第二层级的峰部区域，且具有沿着所述第一层级的空腔。