CN112447218B 存储器电路和方法 （台湾积体电路制造股份有限公司）

信号具有第一逻辑状态时将第一地址传递到输2在所述第一输入处接收所述第一地址并在第二输第二锁存电路，被耦合在所述选择电路和所述解码器之间所述第二锁存电路还被配置为：响应于所述第二时钟脉冲信号从所述第所述第二逻辑状态中的第一个逻辑状态到所述第一逻辑状态或所述第二逻辑状态中的第所述控制电路还被配置为：在所述选择信号具有所述第一逻辑状态时生所述第二锁存电路被配置为：响应于所述第二时钟脉冲信号从所述第述第二逻辑状态中的所述第二个逻辑状态到所述第一逻辑状态或所述第二逻辑状态中的所述控制电路还被配置为：在所述选择信号具有所述第二逻辑状态时生在所述第一间隔期间，所述第二时钟脉冲信号具有所述第一逻在所述第二间隔期间，所述第二时钟脉冲信号具有所述第一逻基于跟踪信号从所述第一逻辑状态转换到所述3所述解码器被配置为：激活所述多个字线信号路径中与经解码的所传递使用所述选择电路将所述第一地址或所述第二地址中的一个地址传使用所述锁存电路响应于时钟脉冲信号而锁存所述第一地址或所述第二地址中的所响应于所述时钟脉冲信号从第一逻辑状态或第二逻辑状态中的第一个逻辑状态到所使用地址解码器对所述第一地址或所述第二地址中的所述一个使用所述锁存电路将所述第一地址或所述第二地址中的另一个地址传递到所述地址使用所述地址解码器对所述第一地址或所述第二地址中的所述另一个锁存电路，被耦合在所述选择电路和所述解码器之间，所述锁所述锁存电路还被配置为：响应于所述时钟脉冲信号从所述第一逻辑状逻辑状态中的第一个逻辑状态到所述第一逻辑状态或所述第二逻辑状态中的第二个逻辑4所述时钟脉冲信号包括在所述时钟信号的周期期间的第一脉冲或第二脉冲中的至少在所述第二脉冲期间激活对应于经解码的写入地所述第二脉冲具有基于第二跟踪间隔的第二脉所述存储器电路被配置为：从第一端口接收所述读取地址并从第二5[0002]存储器阵列通常用于存储和访问用于各种类型计算(例如逻辑或数学运算)的数第一输入处接收第一地址并在第二输入处接收第二地址，当选择信号具有第一逻辑状态6[0015]以下公开内容提供了用于实现所提供主题的不同特征的许多不同实施例或示特征上方或者上形成第一特征可以包括第一特征和第二特征以直接接触的方式形成的实选择并解码地址RX或WX中的一个，从而在相应的一个或多个字线信号路径WP[1]-WP[N]上生成N个字线信号WL[1]-WL[N]中的一个或[0020]在一些实施例中，存储器阵列160是包括单端口存储器单元的静态随机存取存储器(SRAM)阵列，并且存储器电路100被配置为促进数据移入和移出由地址RX和WX标识的单[0021]在一些实施例中，存储器阵列160包括包含单端口存储器单元的处理器寄存器的寄存器文件，并且存储器电路100被配置为控制伪双端口寄存器文件(2PRF)操作中的数据7[0022]在图1中描绘的实施例中，存储器电路100包括通过字线信号路径WP[1]-WP[N]耦合到解码器150的存储器阵列160。在各种实施例中，存储器电路100包括字线信号路径WP[1]-WP[N]但不包括存储器阵列160，或者既不包括存储器阵列160也不包括字线信号路径[0024]基于一个或多个直接信号连接和/或一个或多个间接信号连接(包括在两个或更对应于一行存储器阵列160，地址RX被配置为在读取操作中标识存储器阵列160中相应的解码器140中的每一个包括一个或多个电路径，这些电路被配置为传导与包括在地址RX和一个和/或选择电路120是多个选择电路(未示出)中的一个，该至少一个锁存电路和/或选择电路被配置为共同传导对应于包括在地址RX和WX中的L个逻辑状态的一个或多个信号。在一些实施例中，锁存电路110和130中的每一个包括单个电路径并且是L个锁存电路中的8自锁存电路130的输出132的、在输入141上接收的地址RX或WX在一个或多个字线信号路径WP[1]-WP[N]上输出相应的一个或多个字线信号WL[1]-WL[N]，响应于时钟脉冲信号CKP而被选择性地启用。160的存储器单元包括动态随机存取存储器(DRAM)单元或能够存储位数据的其他存储器单[0038]存储器阵列160的给定行或列的一些或全部存储器单元被配置为响应于从一个或存储器单元，并且字线信号路径WP[1]-WP[N]中的每一个耦合到对应于给定字的行中的存9二预定阈值对应于处于或接近存储器电路100的参考电压电平(例如，电压电平VSS或地电[0040]在各种实施例中，锁存电路110被配置为响应于时钟脉冲信号CKTW具有高或低逻辑状态中的预定一个而锁存地址WX，选择电路120被配置为响应于选择信号PSEL具有高或码器140被配置为响应于具有高逻辑状态或低逻辑状态中的预定一个的时钟脉冲信号而输[0041]在各种实施例中，解码器150被配置为通过将具有高或低逻辑状态中的预定一个的一个或多个字线信号WL[1]-WL[N]输出来激活给定的一个或多个字线信号路径WP[1]-WP信号WL[1]-WL[N]中的给定一个输出也被称为激活字线信号WL[1]-WL[N]中的给定的一个，并且将具有高或低逻辑状态中的另一个的字线信号WL[1]-WL[N]中的给定的一个输出被称[0042]控制电路170是电子电路，该电子电路被配置为接收时钟信号CLK以及启用信号脉冲信号CKTW、CKTR、和CKP以及如下面关于图2A和2B所讨论的具有时序关系的选择信号[0043]图2A是根据一些实施例的存储器电路100操作参数的曲线图。在图2A中描绘的非和WEB中的每一个具有与启用状态相对应的逻辑状态的情况，并且为了清楚起见未示出启时钟脉冲信号转换到高逻辑状态，将所接收的地址锁存并将锁存的地址传递到相应的输输出122，并且预解码器140被配置为响应于时钟脉冲信号CKP具有高逻辑状态而选择性地[0045]在各种实施例中，存储器电路100被配置为基于具有与图2A中所描绘的那些不一[0046]时钟信号CLK由存储器电路100外部的电路生成，并且包括具有预定周期T的一系[0048]基于时钟脉冲信号CKTW的上升沿，锁存电路110锁存地址WX并将锁存地址WX传递[0050]由于时钟脉冲信号CKTW保持在高逻辑状态，因此锁存电路110继续将锁存地址WX由于时钟脉冲信号CKTR保持在高逻辑状态，锁存电路130继续将锁存地址RX传递到输出地址RX在输出142处生成部分解码的地址PD，使得解码器150继续激活字线信号WL[1]-WL[0052]由于时钟脉冲信号CKTW保持在高逻辑状态，因此锁存电路110继续将锁存地址WX[0054]由于时钟脉冲信号CKTW保持在高逻辑状态，因此锁存电路110继续将锁存地址WX[0056]基于时钟脉冲信号CKTW的下降沿，锁存电路110停止将锁存地址WX传递到输出为在脉冲PL1期间通过生成具有与图2A中所描绘的时序不同的时序的时钟脉冲信号CKTW、选择信号PSEL的上升沿之前使锁存地址RX传递到预解码器t4生成脉冲PL2的上升沿在时间t1生成时钟脉冲信号CKTW的上升沿和在时间t2生成选择信配置为在脉冲PL2期间具有与图2A中所描绘的时序不同的时序的时钟脉冲信号CKTW和选择信号PSEL的上升沿而将锁存地址WX传递到预解码器140，这样的时序包括在时刻t4生成时钟脉冲信号CKP的上升沿之前或同时使锁存地址WX传递到预时钟脉冲信号CKP来响应其中启用信号REB具有与禁用状态相对应的逻辑状态的情况和/或通过在没有脉冲PL2的情况下生成时钟脉冲信号CKP来响应启用信号WEB具有对应于禁用状[0062]如在图2A的非限制性示例中所描绘的那样，存储器电路100被配置为在小于时钟时钟信号CLK的单个周期T期间在存储器阵列160中[0063]图2B是根据一些实施例的存储器电路100操作参数的曲线图。图2B描绘了响应于冲PL1的激活读取状态以及响应于地址nW和脉冲PL2的激活写入状态的字线信号WL[nR=包括激活读取状态但包括响应于地址nW和脉冲PL2的激活写入状态的字线信号WL[nR=冲PL1的激活读取状态但不包括激活写入状态的字线信号WL[nR]，并生成不包括激活读取状态但包括响应于地址nW和脉冲PL2的激活写入状态的字线信号WL[nW]。在时钟信号周期态的字线信号WL[nR]，并生成不包括激活读取状态且不包括激活写入状态的字线信号WL态的字线信号WL[nR]，并且生成不包括激活读取状态但包括响应于地址nW和脉冲PL2的激选择电路120来选择和解码对应于存储器阵列160中的数据移动操作的两个地址中的一个。[0070]通过减少用于激活存储器阵列中的给定字的数据线的数目来实现面积的显著减[0072]图3A描绘了控制电路300的信号生成部分，该信号生成部分被配置为基于时钟信[0074]锁存电路310的输出耦合到信号生成电路330的输入和或门OR1的输入。锁存电路[0075]信号生成电路330的输出耦合到与非门NAND1的输入，信号生成电路340的输出耦合到与非门NAND1的另一输入，并且信号生成电路350的输出耦合到端口跟踪电路370的输[0076]端口跟踪电路360的输出耦合到信号生成电路330的输入和信号生成电路340的输号RSC1，输出时钟脉冲信号CKPB1到与非门NAND1和NAND3以及反相器INV1。信号生成电路号生成电路340是下面关于图5讨论的信号生NAND3，将复位信号RSTCKB输出到与非门NAND2，并将上面关于图1和图2A讨论的选择信号PSEL输出。信号生成电路330被配置为生成包括下面关于图4A讨论的逻辑状态转换的时钟[0084]端口跟踪电路360是电子电路，该电子电路被配置为接收时钟脉冲信号CKP1_TRK制写入操作并由时钟脉冲信号CKPB2来启动，从而生成包括在足够长的跟踪间隔之后的逻[0086]反相器INV1是逻辑门，该逻辑门被配置为接收时钟脉冲信号CKPB1并输出反相时钟脉冲信号CKPB1来作为上面关于图1和图2A讨论并在下面关于图4B讨论的时钟脉冲信号[0087]与非门NAND2是逻辑门，该逻辑门被配置为接收时钟脉冲信号CKPB1_TRK和CKPB2以及复位信号RSTCKB，并且响应于时钟脉冲信号CKPB1_TRK和CKPB2以及复位信号RSTCKB，输出上面关于图1和图2A讨论并在下面关于图4B讨论的时钟脉冲信[0089]图4A和图4B是根据一些实施例的存储器电路100和控制电路300的操作参数的曲以及由此RWEB具有对应于启用状态的逻辑状态并且为了清楚起见未被示[0097]响应于转换T11和T14，即时钟脉冲信号CKPB2的相应下降沿和上升沿，与非门[0099]响应于转换T3和T14，即时钟脉冲信号CKPB1_TRK的相应下降沿和时钟脉冲信号单个门延迟为对应于逻辑门中的逻辑状态转换的时间间隔。转换T21由反相器INV1响应于[0102]转换T4由与非门NAND1响应于同时转换T2或T3中的任一个而生成，并由此在转换路300被配置为在时间t1之后的时间t2生成选择信号PSEL的上升沿，如上面关于图2A讨论[0104]由于转换T18(即时钟脉冲信号CKP的脉冲PL1的下降沿)以及转换T22(即时钟脉冲信号CKTR的下降沿)在转换T7(即复位信号RSC1的下降沿)之后相应的跟踪间隔，控制电路300被配置为使得部分解码的地址PD基于锁存地址RX来从预解码器140输出，直到时间t3，配置为使选择电路120和锁存电路130在相应的读取操作完成之后将锁存地址WX传递到预[0106]通过使转换T9(时钟脉冲信号CKP的脉冲PL2的上升沿)在转换T18(即时钟脉冲信上面关于图4所讨论的那样，从而确保了在后续写入操作开始之前将锁存地址WX传递到预300被配置为响应于启用信号REB或WEB中的任一个具有对应于启用状态的逻辑状态，在时(即时钟脉冲信号CKP的脉冲PL2的下降沿)和转换T24(即时钟脉冲信号CKTW的下降沿)在转换T14之后，控制电路300被配置成使得部分解码的地址PD基于锁存地址WX来从预解码器路330被配置为使得不生成时钟脉冲信号CKPB1中的转换T2和T8，并且控制电路300由此被[0111]除了上面关于图3A和图3B中描绘的配置所讨论的时序特征之外，控制电路300能够基于具有上面关于存储器电路100和图1-图2B所讨论的时序控制和益处的时钟信号CLK[0112]图5是根据一些实施例的信号生成电路500的示图。信号生成电路500可用作上面关于控制电路300和图3A-图4B所讨论的信号生成电路330或340中的[0116]晶体管N3与晶体管N2并联耦合。晶体管N3的漏极端子耦合到晶体管N2的漏极端且晶体管P6和N4的栅极被配置为接收时钟信号置为输出上面关于控制电路300和图3A-图4B讨论的时钟脉冲信号CKPB1或CKPB1_TRK中的[0121]反相器INV2耦合到晶体管P2和N2的栅极，并且由此被配置为接收时钟信号CLK并将反相时钟信号CLK作为时钟信号CLKB输出到晶体管P2此被配置为将反相时钟脉冲信号CKPB1或CKPB1_TRK输出到反相器INV3及晶体管P7和N6的图4B讨论的锁存启用信号REB或RWEB中的一个的补充，并将信号CLK_EN输出到晶体管P3、有与信号生成电路500的激活对应的低逻辑状态的信号CEB、具有高逻辑状态的复位信号[0126]响应于时钟信号CLK具有低逻辑状态，反相器INV2将具有高逻辑状态的信号CLKB[0128]具有低逻辑状态的时钟信号CLK导通晶体管P6，并且具有高逻辑状态的复位信号[0131]响应于上面关于控制电路300和图3A-4B所讨论的时钟信号CLK的转换T1，具有高或CKPB1_TRK具有低逻辑状态。时钟脉冲信号CKPB1或CKPB1_TRK从高逻辑状态变为低逻辑状态对应于上面关于控制电路300和图3A-图4B所讨论的相应的转换[0132]响应于时钟信号CLK具有高逻辑状态，反相器INV2将具有低逻辑状态的信号CLKBVSS去耦合，通过晶体管P4和P5将输出OUT1耦合到电源节点VDD，并使生成时钟脉冲信号CKPB1或CKPB1_TRK具有高逻辑状态。从低逻辑状态变为高逻辑状态的时钟脉冲信号CKPB1或CKPB1_TRK对应于上面关于控制电路300和图3A-图4B所讨论的相应转换T应的启用信号REB或RWEB、以及复位信号RSC1生成时钟脉冲信号CKPB1或CKPB1_TRK中的每[0137]图6是根据一些实施例的信号生成电路600的示图。信号生成电路600可用作上面关于控制电路300和图3A-图4B所讨论的信号生成电[0140]与非门NAND5包括耦合到与非门NAND6的输出的输入和耦合到与非门NAND6的输入[0141]反相器INV5包括耦合到或非门NOR2的输入和与非门NAND8的输入的输出，并且由被配置为将信号CKP2_PRE输出到与非[0143]与非门NAND7包括耦合到与非门NAND8的输入并且被配置为输出上面关于控制电[0144]延迟电路610是可配置电子电路，该可配置电子电路被配置为将从或非门NOR2输绘的实施例中，延迟电路610被配置为接收具有四个逻辑状态组合中的一个的信号PTSEL种实施例中，延迟电路610被配置为接收具有少于或多于四个逻辑状态组合的信号PTSEL[0146]在操作中，延迟电路610响应于信号PTSEL[1:0]而引入的可配置延迟包括在时钟PSEL的时序包括包含基于延迟电路610的配置的预定延迟分量的总延迟。由于预定延迟分量是基于信号PTSEL[1:0]的，所以延迟电路610使得能够基于其中正在使用信号生成电路600的应用的用户输入反映时序要求来调整时路610延迟并由相应的反相器INV6或INV7反转的信号TRK_EN，并且响应于配置为使用端口P2复制写入操作并由延迟和反转信号TRK_EN启动的跟踪电路(未示出)的时序生成输出信路100和图1-图2B所讨论的存储器阵列160)的列内的字线的深度来跟踪时序。在一些实施存储器电路100和图1-图2B所讨论的存储器阵列160)的列的宽度来跟[0149]在操作中，信号生成电路600的初始状态包括：具有低逻辑状态的时钟脉冲信号状态的复位信号RSC2，并且输出低逻辑状态的与非门NAND5被锁存到输出高逻辑状态的与[0150]响应于时钟脉冲信号CKP1_TRK具有低逻辑状态，与非门NAND4将高逻辑状态输出[0151]响应于时钟脉冲信号CKP1_TRK具有低逻辑状态并且复位信号RSTCKB具有高逻辑[0152]响应于信号CKP2_PRE具有高逻辑状态并且信号TRK_EN具有低逻辑状态，与非门NAND7将具有高逻辑状态的时钟脉冲信号CKPB[0153]响应于时钟脉冲信号CKPB2具有高逻辑状态并且复位信号RSTCKB具有高逻辑状[0154]作为时钟脉冲信号CKP1_TRK的转换T4(如上面关于控制电路300和图3A-图4B所讨逻辑状态对应于上面关于控制电路300和图3A-图4B所讨论的[0155]响应于时钟脉冲信号CKP1_TRK具有高逻辑状态和复位信号RSTCKB具有低逻辑状[0156]响应于时钟脉冲信号CKPB2具有高逻辑状态和复位信号RSTCKB具有低逻辑状态，与非门NAND8将具有高逻辑状态的选择信号PSEL输出。选择信号PSEL从低逻辑状态变为高逻辑状态对应于上面关于控制电路300和图3A-图4B所讨论的[0157]作为时钟脉冲信号CKP1_TRK的转换T10(如上面关于控制电路300和图3A-图4B所并且与非门NAND7继续输出具有高逻辑状态的时钟脉冲信号C[0159]在上面讨论的可配置延迟之后，延迟电路610将高逻辑状态输出到反相器INV6和[0161]响应于输出信号CKP2_PRE和信号TRK_EN具有高逻辑状态，与非门NAND7将具有低应于上面关于控制电路300和图3A-图4B所讨论[0162]响应于时钟脉冲信号CKPB2和复位信号RSTCKB中的每一个具有低逻辑状态，与非[0163]响应于复位信号RSC2的转换T12(如上面关于控制电路300和图3A-图4B所讨论的[0164]响应于时钟脉冲信号CKP1_TRK具有低逻辑状态并且复位信号RSTCKB具有高逻辑态并且信号CKP2_PRE具有低逻辑状态或高逻辑状态，与非门NAND7将具有高逻辑状态的时控制电路300和图3A-图4B所讨论的转[0165]响应于时钟脉冲信号CKPB2和复位信号RSTCKB中的每一个具有高逻辑状态，与非门NAND8将具有低逻辑状态的选择信号PSEL输出。选择信号PSEL从高逻辑状态变为低逻辑状态对应于上面关于控制电路300和图3A-图4B所讨论的存储器电路100、控制电路300、以及图1-图4B所讨论的时序控制和益处的时钟脉冲信号[0168]图7A和图7B是根据一些实施例的存储器电路100和控制电路300操作参数的曲线示的实施例中的每次写入操作中以及图7B所示的实施例中的每个写入操作的一部分中锁[0169]图7A和图7B中描绘的非限制性示例中的每一个都包括包含转换T2、T3、T6、T8、T25，即时钟脉冲信号CKTR的上升沿，并且响应于转换T14生成转换T26，即时钟脉冲信号PSEL在转换25和26之间的逻辑状态不影响锁存电路130在时钟脉冲信号CKP的脉冲PL2期间路300被配置为响应于时钟脉冲信号CKPB2中的转换T11并且在至少一个门延迟之后，在选存地址WX之后并且在锁存电路130基于转换T26不再输出锁存地址WX之前生成300被配置为响应于时钟脉冲信号CKPB2中的转换T11并且在至少一个门延迟之后，在时钟地址WX之后并且在锁存电路130基于转换T26不再输出锁存地址WX之前生成转存电路130在时钟脉冲信号CKP的脉冲PL2期间将锁存地址WX输出到预解码器140对应于存[0175]通过上面关于图7A和图7B所讨论的配置，控制电路300能够基于具有上面关于存储器电路100和图1-图2B所讨论的优点的时钟信号CLK和启用信号REB和WEB生成时钟脉冲[0176]图8是根据一个或多个实施例的操作存储器电路的方法800的流程图。方法800可[0177]图8中描绘的操作方法800的序列仅是出于阐述的目的的。操作方法800能够以不[0178]在一些实施例中，方法800的一些或全部操作是在处理器中的寄存器数据移动操样。在一些实施例中，生成和/或接收控制信号包括生成和/或接收上面关于存储器电路[0186]在一些实施例中，接收第一和第二地址包括在多路复用器处接收第一和第二地号包括响应于时钟信号和一个或多个启用信号而生成储器电路100和图1-图2B所讨论的锁存电路130处接收第一或第二地响应于时钟信号和一个或多个启用信号而生[0192]在一些实施例中，第一或第二地址中的一个是地址WX或RX中的一个和/或第二锁路将第一或第二地址中的一个传递到地址解码器包括在上面关于存储器电路100和图1-图2B所讨论的预解码器140处接收第一或第二地器和/或地址解码器处接收控制信号并通过预解码和/或解码第一或第二地址中的一个来图1-图4B及图7A和图7B所讨论的时钟脉冲储器电路100和图1-图2B所讨论的存储器阵[0199]在一些实施例中，激活第一字线包括在上面关于存储器电路100和图1