CN112750779B 半导体器件及制造方法 （台湾积体电路制造股份有限公司）

US2019139771A1,2019.05.09US2019006493A1,2019.利用底部抗反射层的处理工艺的半导体器件和2在所述第一层之上施加底部抗反射层，所述底部抗反射层将所述第一扩散性减小至相对于所述第一化学物质的第二扩散性，其扩散性减小至所述第二扩散性包括将异丙醇或六甲基二硅氮烷施加到所述底部抗反射层；在所述底部抗反射层存在时使用所述第一化学物质去除所述第在所述硬掩模层之上沉积底部抗反射层，其中，用于形成处理所述底部抗反射层，其中，处理所述底部抗反射层减小了第一蚀刻在所述底部抗反射层存在时使用所述第一蚀刻剂去除所述硬掩3在所述氧化铝层之上放置底部抗反射层，其中，用于形成在图案化所述底部抗反射层之后将材料添加到所述底部抗反将材料添加到所述底部抗反射层中减小了蚀刻剂穿过所述底部抗4所述底部抗反射层存在时蚀刻所述氧化镧层的一[0007]在结合附图阅读时，可以从下面的具体实施方式中最佳地理解本公开的各个方5[0021]下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向的空间相关描述符同样可被相应地解释。[0023]现在将关于特定示例描述实施例，这些示例包括具有防止起泡(blister)的是包括通过诸如化学气相沉积(CVD)之类的工艺形成的氮化硅的硬掩模，但可以采用其他6过诸如反应离子刻蚀(RIE)之类的适当工艺去除暴露的衬底101以在衬底101中形成第一沟[0029]鳍107可以形成为使得它们在衬底101的表面处具有约5nm与约80nm之间的宽度，103的可选的清洗和内衬(lining)之后形成该电[0031]可以通过用电介质材料过量填充第一沟槽103和衬底101来填充第一沟槽103，然鳍107的顶表面浸入诸如HF之类的蚀刻剂中来使用湿法蚀刻凹陷电介质材料，但可以使用[0034]在已经形成第一隔离区域105之后，可以在每个鳍107之上形成虚设栅极电介质极电介质的任何其他方法来形成。根据栅极电介质形成的技术，虚设栅极电介质109在鳍107的顶部上的厚度可以与栅极电介质在鳍107的侧壁上的厚7如，具有大于约5的相对介电常数)形成，例如，氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪[0036]虚设栅极电极111可以包括导电材料或非导电材料，并且可以选自包括下列项的其他技术来沉积虚设栅极电极111。虚设栅极电极111的厚度可以在约5至约200h的[0037]一旦形成，则虚设栅极电介质109和虚设栅极电极111可以被图案化以在鳍107之沟道区域。可以通过使用例如本领域已知的沉积和光刻技术在虚设栅极电极111上沉积和的电介质材料不同的蚀刻特性的不同材料、或与第一隔离区域105内的电介质材料相同的材料。然后可以例如通过一个或多个蚀刻来图案化第一间隔件113以从结构的水平表面去[0039]在一个实施例中，第一间隔件113可以形成为具有约和约SOOOA之间的厚[0040]图2示出了从未被堆叠115和第一间隔件113保护的那些区域中去除鳍107以及源极/漏极区域201的重新生长。从未被堆叠115和第一间隔件113保护的那些区域中去除鳍8漏极区域201以形成应力源(stressor)，该应力源将向位于堆叠115下方的鳍107的沟道区[0045]图2还示出了在堆叠115和源极/漏极区域201之上形成层间电介质(ILD)层203(在艺形成，但是可以替代地使用诸如LPCVD之类的其他工艺。ILD层203可以形成为厚度在约100A和约3000A之间。一旦形成，则可以使用例如诸如化学机械抛光工艺之类的平坦[0046]图3示出了沿着线3_3’的图2的截面图，以便更好地示出利用第一栅极堆叠1002(在图3中未示出但在下面关于图10示出和描述)的多个层去除和替换虚设栅极电极111和304可以紧邻第一区域302，或者可以与第一区域302隔开一定距离(在图3中用虚线表示)。极堆叠，而第二栅极堆叠1004可以是用于第二晶体管(例如，第一PMOSfinFET)的栅极堆电极111和虚设栅极电介质109，这些湿法或干法蚀刻工艺利用对虚设栅极电极111和栅极92O5[0050]一旦形成界面层，则可以在界面层之上形成第一电介质材料301。在一个实施例22O5一n金属功函数层303可以是诸如[0052]第一p金属功函数层305可以形成在第一n金属功函数层303(如果存在的话)之上但可以使用任何合适的沉积工艺或厚度。[0053]图3另外示出了在第一区域302之上形成硬掩模层307以及放置和图案化底部抗反[0054]在实施例中，底部抗反射层309具有与随后放置的光致抗蚀剂313不同的光学性[0056]可以施加用于底部抗反射层309的材料以使得用于底部抗反射层309的材料涂覆中，可以初始施加用于底部抗反射层309的材料以使得其具有约10nm至约1000nm之间的厚图6进一步描述))扩散穿过底部抗反射层309并[0058]图3另外示出了使用中间层311和光致抗蚀剂313对底部抗反射层309进行图案利用形成或以其他方式放置中间层311的材料的任何合适的方法或方法的组合，并且所有这样的方法或组合完全旨在包括在实施例的范围内。中间层311可以形成为约100A到约O2之类的合适的蚀刻剂的离子，以去除中间层311的被图案化光致抗蚀剂313暴露的部分。[0061]一旦已经将光致抗蚀剂313的图案转移到中间层311，则可以使用中间层311将光艺来蚀刻底部抗反射层309。蚀刻工艺可以是利用诸如下列项之类的蚀刻剂的干法蚀刻工[0062]图4示出了一旦底部抗反射层309已被图案化，则可以去除光致抗蚀剂313和中间[0064]图5示出了处理工艺(在图5中由标记为501的箭头表示)，该处理工艺可以被用于理是非反应性的物理处理，其不会化学改性底部抗反射层309的结构(下面参考图11_13进射层309的孔(pore)(通过例如毛细作质503可以具有小于约5cp的粘度，例如，在约1cp和约3cp之间，并且还可以具有小于约烷烃等。可以使用能够抑制随后施加的化学物质穿过底部抗反射层309的移动的任何合适[0067]处理工艺501可以通过将第一处理化学物质503与底部抗反射层309实体接触而开[0069]在处理工艺501期间，第一处理化学物质503将进入位于底部抗反射层309内的孔其他开口并保留在这些孔和其他开口内，第一处理化学物质503将减慢或甚至完全防止随后施加的化学物质穿过底部抗反射层309的运动(在下面进一步讨论)。通过减慢后续的化施加的化学物质到达下面的硬掩模层307，后续施加的化学物质将不能与下面的硬掩模层[0073]然而，在第一处理化学物质503仍存在于底部抗反射层309的孔和开口内的情况此减少或甚至消除了第一湿法蚀刻剂601进入和/或穿过底部抗反射层309的任何扩散。这样，只要湿法蚀刻工艺被执行少于允许第一湿法蚀刻剂601穿透底部抗反射层309的时间[0077]在一个实施例中，可以在足以使第二湿法蚀刻剂701与第一p金属功函数层305的此外，由于AlCl3是水溶性的，它将抬高上[0082]例如，在其中第二湿法蚀刻剂701被施加210秒并且处理工艺501被施加60秒的实施例中，缺陷的数量可以从182个气泡缺陷(对于未使用处理工艺501的器件)减少到154个实施例中，缺陷的数量可以从216个气泡缺陷(对于未使用处理工艺501的器件)减少到2个中间层311相同的工艺步骤中对硬掩模层307进行图案化将是有益的。在这样的实施例中，数层305的去除和/或图案化，但是处理底部抗反射层309以避免形成起泡的工艺不意图限种大宗化学物质，这些大宗化学物质可以用于在半导体器件的制造期间去除和/或图案化磷酸(H3PO4以使用蚀刻工艺或灰化工艺来去除底部抗反射层309。在其中在灰化工艺中去除底部抗反[0089]图10示出了在已经沉积填充材料901以填充并过度填充开口之后，可以将第一区域302和第二区域304的每个开口内的材料平坦化以形成第一栅极堆叠1002和第二栅极堆第一反应物(在图11中由标记为1103的X表示)反[0093]在实施例中，第一反应物1103可以是适于与底部抗反射层309的材料反应并形成[0094]在另一特定实施例中，第一反应物1103可以是适于沿着底部抗反射层309的顶表射层309的暴露的端基(terminalgroups)反应，并与底部抗反射层309的最外端基形成自[0095]在实施例中，根据期望的反应物，可以通过湿法工艺或干法工艺将第一反应物[0097]一旦第一反应物1103已经与底部抗反射层309接触，则第一反应物1103将既扩散法蚀刻剂601穿过底部抗反射层并与下面的层实体接触的可能性，并且降低了这些化学物[0101]图13示出了在适当的保护层1101的情况下从第二区域304去除第一p金属功函数低了第二湿法蚀刻剂701穿过底部抗反射层并与下面的层实体接触的可能性，并且降低了[0103]一旦已经从第二区域304去除了第一p金属功函数层305，则可以如上面关于图8_[0104]通过利用本文描述的工艺，可以在硬掩模层307的图案化工艺和/或第一p金属功的一部分与第一反应物反应。在实施例中，该第一反应物是六甲基二硅氮烷于实现相同的目的和/或实现本文介绍的实施例的相同优点的其他工艺和结构。本领域技所述底部抗反射层；在图案化所述底部抗反射层之后将材料添加到所述底部抗反射层中；