CN113421883B 集成芯片、集成电路、存储单元及形成存储器装置的方法 （台湾积体电路制造股份有限公司）

并且包括设置在浮置栅极的相对侧上的源极/漏2浮置栅极，上覆在所述衬底的所述正面，其中所述浮置位线写入区，设置在所述第二井区内，其中所述位线写2.根据权利要求1所述的集成芯片，其中所述位线写入区的宽度小于所述位线读取区3.根据权利要求1所述的集成芯片，其中所述浮置栅极在所述第一井区上方具有第一4.根据权利要求1所述的集成芯片，其中所述隔离结构包括设置在所述第二井区内的5.根据权利要求4所述的集成芯片，其中所述第二井区从所述第一侧壁沿着所述中间6.根据权利要求4所述的集成芯片，其中所述介电结构包括彼此横向地偏移非零距离7.根据权利要求4所述的集成芯片，其中所述隔离结构还包括第一外围隔离段和第二8.根据权利要求7所述的集成芯片，其中所述浮置栅极在所述中间隔离段上的高度小9.根据权利要求7所述的集成芯片，其中所述中间隔离段的底面在垂直地在所述第一3第一存储晶体管，包括设置在所述位线写入区内的源极/漏极区和包括浮置栅极的第一浮置栅极部分的第一闸电极，其中所述第一存储晶体管的所述源极/漏极区设置在所述第二存储晶体管，包括设置在所述位线读取区内的源极/漏极区和包括所述浮置栅极的第二浮置栅极部分的第二闸电极，其中所述第二存储晶体管的所述源极/漏极区设置在围隔离段和横向地设置在所述第一外围隔离段和所述第二外围隔离段之间的中间隔离段，其中所述第一存储晶体管的所述源极/漏极区沿着所述中间隔离段的第一侧壁设置，且其中所述第二存储晶体管的所述源极/漏极区沿着所述中间隔离段的第二侧壁设置，其中所12.根据权利要求11所述的集成芯片，其中横向地设置在所述第一外围隔离段和所述中间隔离段之间的所述浮置栅极的第一高度小于所述中间隔离段上方的所述浮置栅极的13.根据权利要求11所述的集成芯片，其中所述中间隔离段的宽度小于所述第一外围14.根据权利要求11所述的集成芯片，其中所述井区沿着所述中间隔离段的底面从所述第一外围隔离段的侧壁连续地延伸到所述第二外围隔第一选择晶体管，包括设置在所述位线写入区内的源极/漏极区以及包括选择栅极的第二选择晶体管，包括设置在所述位线读取区内的源极/漏极区和包括所述选择栅极16.根据权利要求15所述的集成芯片，所述选择栅极从所述第二外围隔离段连续地横掺杂所述衬底以在所述衬底的所述装置区内形成掺杂所述衬底以在所述中间井区的第一部分内形成位线读取区，第二部分内形成位线写入区，其中所述位线读取区包括在所述浮置栅极的相对侧上的源所述中间井区的所述第一部分与所述中间井区的所述第二部分横向偏间隔离段横向地设置在所述中间井区的所述第一部分和所述中间井区的所述第二部分之419.根据权利要求18所述的方法，其中所述位线写入区沿着所述中间隔离段的第一侧使得所述介电结构包括设置在所述中间隔离段的相对侧上的第一介电第一电容器，包括由设置在衬底内的第一电容器有源区构第二电容器，包括由设置在所述衬底内的第二电容器有源第一存储晶体管，包括设置在位线写入区内的源极/漏极区及由所述浮置栅极的第三第二存储晶体管，包括设置在位线读取区内的源极/漏极区及由所述浮置栅极的第四24.根据权利要求21所述的存储单元，其中所述浮置栅极是从所述第一电容器有源区连续横向延伸到所述第二电容器有源区的单一连续25.根据权利要求21所述的存储单元，其中所述第一存储晶体管被配置成对所述存储26.根据权利要求21所述的存储单元，其中第一选择器晶体管，包括设置在所述位线写入区内的源极/漏极区及由选择栅极的第第二选择器晶体管，包括设置在所述位线读取区内的源极/漏极区及由所述选择栅极28.根据权利要求27所述的存储单元，其中所述第一选择器晶体管与所述第一存储晶体管共享横向设置在所述浮置栅极与所述选择栅极之间的第一共用源极/漏极区，其中所述第二选择器晶体管与所述第二存储晶体管共享横向设置在所述浮置栅极与所述选择栅极之间的第二共用源极/漏极区，其中所述第一共用源极/漏极区相对于所述第二共用源529.根据权利要求27所述的存储单元，其中所述位线写入区与所述位线读取区在所述多个电容器，包括第一电容器及第二电容器，其且所述第二存储晶体管及所述第二选择晶体管的源极/漏极区设置在位线读取区内，其中极及所述第二电容器电极被配置为用于所述第一存储晶体管及所述第二存储晶体管两者31.根据权利要求30所述的集成电路，其中所述第一存储晶体管与所述第一选择晶体32.根据权利要求30所述的集成电路，其中所述第一选择晶体管及所述第二选择晶体管包括上覆在所述位线读取区及所述位线写入33.根据权利要求32所述的集成电路，其中所述第一存储晶体管与所述第一选择晶体管包括设置在所述位线写入区内的共用源极/漏极区，且在所述浮置栅极与所述选择栅极34.根据权利要求30所述的集成电路，其中所述第一存储晶体管及所述第一选择晶体35.根据权利要求30所述的集成电路，其中所述位线写入区及所述位线读取区设置在区两者都包含与所述第一掺杂类型相反的第二掺杂衬底以在所述衬底内形成第一井区、第二井区及第三井区，其中所述第在所述浮置栅极介电结构之上形成浮置栅极，其中所述浮置掺杂所述衬底以在所述第二井区内形成位线读取区及位线写入区，其区包括位于所述浮置栅极的相对侧上的源极/漏极区，且所述位线写入区包括位于所述浮掺杂所述衬底以在所述第三井区内形成第二电容6在所述选择栅极介电结构之上形成选择栅极，其中所述选横向偏移且邻接所述位线读取区内的源极/漏极区及所述位线写入区内的源极7在其被供电时存储数据，而NVM能够在断电时保持数据。多次可编程(multi-time属氧化物半导体(complementarymetal-oxide-semiconductor，CMOS)双扩散金属氧化物用中。其中，利用HV技术或BCD技术对MTP单元进行集成在物联网(internetofthings，置在浮置栅极的相对侧上的源极/漏极区；位线读取区设置在第二井区内并且与位线写入管，其包括设置在位线写入区内的源极/漏极区和包括浮置栅极的第一浮置栅极部分的第置栅极的第二浮置栅极部分的第二闸电极，其中第二存储晶体管的源极/漏极区设置在浮8线写入区包括在浮置栅极的相对侧上的源极/漏极区，其中中间井区的第一部分与中间井[0011]图5示出根据图1A到图1C的存储单元的一些替代实施例的包括多个p沟道金属氧化物半导体(p-channelmetaloxidesemiconductor，pMOS)晶体管的存储单元的一些实[0013]图7A到图11B示出形成存储单元的一些实施例的各种视图，所述存储单元包括上[0015]图13A到图13C示出根据图1A到图1C的存储单元的一些替代实施例的存储单元的存储单元包括上覆在第一位位线有源区及第二位位线有源区括上覆在第一位位线有源区及第二位位线有源区之上是自身表示所论述的各种实施例和/或配置9[0021]集成芯片可包括非易失性存储器(NVM)，其被配置成即使在集成芯片未被供电时种形式。例如，MTP单元可包括存储晶体管、选择晶体管、耦合电容器及穿隧电容器(tunnelingcapacitor)，使得MTP单元呈双晶体管双电容器(two-transistor-two-能由于在约1,000次程序操作之后对栅极介电结构有源区之间的栅极介电结构在程序操作期间不被损坏。这会部分地减轻和/或消除对邻近位线读取有源区的栅极介电结构的损坏，从而增加可对存储单元执行的许多程序和/或擦上覆在衬底102的正面102f之上的导电特征及设置在衬底102内的掺杂区。在一些实施例些实施例中，掺杂区包括第一井区104、第二井区106及第三井区108。FG120在第一井区的实施例中，上覆在第一电容器有源区110和/或第一井区104之上的FG120的第一FG部分容器有源区110和/或第一井区104之间的介电结构134的区可被配置为第一电容器CEN的第[0029]FG120的第二FG部分124将位线写入区112分成第一源极/漏极区140及第二源极/极区142与第三源极/漏极区144之间的SG116的区段被配置为第一选择晶体管N1的第一选择栅极(SG1)。FG120的第二FG部分124将位线读取区114分成第四源极/漏极区146及第五地设置在位线读取区114的第五源极/漏极区148与第六源极/漏极区150之间。设置在第五源极/漏极区148与第六源极/漏极区150之间的SG116的区段被配置为第二选择晶体管N2选择晶体管N1与第一存储晶体管N3共享的第一共用源极/漏极区，使得第一选择晶体管N1选择晶体管N2与第二存储晶体管N4共享的第二共用源极/漏极区，使得第二选择晶体管N2到第三源极/漏极区144和/或第六源极/漏极区150。因此，第三源极/漏极区144与第六源和/或读取操作期间对第一选择晶体管N1及第二选择晶体管N2的源极/漏极区施加适当的作(即，程序操作)的支持电路系统(例如，位线解码器、字线解码器、例如微控制器单元(BL2)通过导通孔130电耦合到第二存储晶体管N3的第四源极/漏极区146。在一些实施例与第二电容器有源区117和/或第三井区108之间的介电结构134的区可被配置为第二电容些实施例中，第一电容器有源区110之上的第一FG部分122的面积小于第二电容器有源区在此种实施例中，编程操作可损坏设置在第一浮置栅极FG1与第二井区106和/或位线写入150处存取存储单元100的数据状态。在此种实施例中，由于位线写入区112与位线读取区操作地耦合到字线WL1-n，而存储器阵列的列中的MC可操作地耦合到一条或多条位线BL1-m。这使所述多个MC分别与由WL和一条或多条BL的相交界定的地址相关联。在一些实施例阻值可被置位和/或复位多次(例如，可对每个单元执行大于10,000次置位和/或复位操区(例如，图1A的112)来将存储单元100的电阻值置位，使得在位线写入区(例如，图1A的选择晶体管N2的第一选择源极/漏极区都电耦合到源极线SL。可对源极线SL施加源极线电压VSL。第一存储晶体管N3的第一存储源极/漏极区直接电耦合到第一选择晶体管N1的第二存储晶体管N4的第二存储源极/漏极区直接电耦合到第二位线BL2。可对第一位线BL1施加容器CEN的第一电极可由衬底的第一掺杂区(例如，第一电容器有源区(图1A的110)和/或第第二位线电压VBL2例如为约0V且可施加到第二存储晶体管N4的第二存储源极/漏极区(例二选择晶体管N2的第一选择源极/漏极区(例如，图1A的第三源极/漏极区144及第六源极/浮置栅极FG放电到第一电容器CEN的第一电极(例如，第一井区(图1A的104)和/或第一电容择的存储单元(MC)的第一存储晶体管的第二存储源极/漏极施加第一未选择位线电压，且对所述一个或多个未选择的MC的第二存储晶体管的第二存储源极/漏极区施加第二未选择使得耦合到位线BL3-m的MC可不被对存储单元100执行的栅极SG。字线电压VWL例如是高电压(HV)且可施加到第三井区(图1A的108)。在一些实施例如是约0V且可施加到第一存储晶体管N3的第二存储源极/漏极区(例如，图1A的第一源极/第二电容器CWL施加HV且对第一位线BL1施加约0V，发生擦除操作的逆转，使得电荷载流子在一些实施例中，电荷载流子可从位线写入区(图1A的112)和/或第二井区(图1A的106)注进一步的实施例中，如果例如利用沟道热电极(channelhotelectrode，CHE)注入(未示[0045]在进一步的实施例中，通过在程序操作期间对第二存储晶体管N4的第二存储源操作期间不选择第二存储晶体管N4。这又会消除和/或减轻电荷载流子从第二存储晶体管结构(图1B到图1C的134)的区段可不被FN穿隧损坏。这会增加可对浮置栅极FG执行的许多使得所述一个或多个未选择的MC不被编程。例如，在图2中且在程序操作期间，可向位线一选择晶体管N1和/或第二选择晶体管N2各自处于导通(ON)状态。字线电压VWL例如为约(图1A的104)。第一位线电压VBL1例如为约0V且可施加到第一存储晶体管N3的第二存储源浮置栅极FG2之下的介电结构(图1B到图1C的134)的区段的损坏。通过使位线写入区(图1A的112)相对于位线读取区(图1A的114)横向偏移，读取操作可不受在程序操作期间使用的[0048]图5示出根据图1A到图1C的存储单元500的一些替代实施例的包括多个p沟道金属氧化物半导体(pMOS)晶体管的存储单元500的一些实施例的布此，在一些实施例中，所述多个晶体管N1到N4可分别被配置为p沟道金属氧化物半导体的表400中所示出及阐述的对图3的电路300执行的擦除操作及[0052]在一些实施例中，在读取操作期间，选择栅极电压VSG为约0V，字线电压VWL为约[0053]图7A到图11B示出形成存储单元的方法的一些实施例的一系列各种视图700a到正面102f延伸到衬底102中的沟槽，且随后用介电材料填充(例如，通过化学气相沉积出)且随后将衬底102暴露于被配置成选择性地移除衬底102的未掩蔽部分的刻蚀剂来选择性地刻蚀衬底102。在一些实施例中，隔离结构103可例如被配置为浅沟槽隔离(shallow[0055]如图8A到图8B所示，可执行一个或多个选择性离子植入工艺以在衬底102中形成一个或多个输入/输出接触区可包括块状衬底接触区，所述块状衬底接触区被配置成有利具有宽度w1，且上覆在第二井区106之上的FG120的第二FG部分124可具有比第一FG部分在一些实施例中，侧壁间隔件结构118可通过以下方式来形成：在衬底102之上且沿着FG的相对侧上且形成在第一井区104内。位线写入区112及位线读取区114分别形成在第二FG部分124的相对侧及第二井区106内的SG116的相对侧上。第二电容器有源区117形成在第所述选择性离子植入工艺利用设置在衬底102的正面102f之上的掩蔽层(未示出)来选择性工艺形成。内连线介电结构132可为或可包括多个层间介电(inter-leveldielectric，单镶嵌工艺和/或双镶嵌工艺在导通孔130之上形成附加导通孔(未示出)和/或多条导电线于第一井区与第三井区之间。图8A及图8B示出对应于动作1204的一些实施例的各种视图区连续地横向延伸到第三井区，且SG上覆在第二井区之上。图9A及图9B示出对应于动作井区内且彼此横向偏移。图10A及图10B示出对应于动作1208的一些实施例的各种视图应于动作1210的一些实施例的各种视图1100a及110[0067]图13A-13C示出根据本公开的一些实施例的存储单元1300的各种视图。存储单元1C所说明的特征和/或参考符号也可应用于图13A-13C的存储单元1300。图13A示出从衬底102的正面102f看的存储单元1300的一些实施例的布局图。图13B示出沿着图13A的线A-A’[0069]此外，隔离结构103包括横向设置在第一外围隔离段103p1和第二外围隔离段中间隔离段103m的顶面连续延伸到中间隔离段103m的第二侧壁1304。第一浮置栅极FG1和第二浮置栅极FG2设置在中间隔离段103m的相对侧。第一选择栅极SG1和第二选择栅极SG2置。第二介电段134s2设置在第二浮置栅极FG2与第二井区106之间，并且沿着中间隔离段[0071]在一些实施例中，位线写入区112和位线读取区114设置在隔离结构103的中间隔离段103m的相对侧上。例如，位线写入区112沿中间隔离段103m的第一侧壁1302连续地延隔离段103m被配置为将位线写入区112和位线读取区114彼此电隔离。例如，在存储单元作可能损坏设置在第一浮置栅极FG1与第二井区106和/或位线写入区112之间的介电结构储晶体管N4和第二选择晶体管N2在位线读取区114的第六源极/漏极区150处存取存储单元[0073]图14示出了沿着图13A的线A-A/截取的存储单元1300的一些替代实施例的截面图，其中，隔离结构103的中间隔离段103m的顶面垂直对准第一和第二外围隔离段103p1、[0074]图15A-19B示出了用于形成存储单元的第二方法的一些实施例的一系列各种视图1500a-1900b，所述存储单元包括上覆在第一位位线有源区和第二位位线有源区上的浮置是沿带有后缀“A”的相应图形的剖面线截取的。尽管在图15A到图19B中示出的各种视图动作并不限于在其他实施例中可以改变顺序的动作，并且所公开的方法也适用于其他结实施例中，隔离结构103延伸到衬底102的正面102f中并且形成为使得隔离结构103划分出使得隔离结构108具有一个或多个多边形[0076]在一些实施例中，衬底102可以例如是或包括块状半导体衬底(例如，块状硅衬底)，绝缘体上硅(SOI)衬底或其他合适的衬底材料和/或可以包括第一掺杂类型(例如，p[0077]如图16A到16B所示，可以执行一个或多个选择性离子植入工艺以在衬底102的装之前，可以在衬底102内形成一个或多个N埋层(NBLs)(未示出)和/或一个或多个深N井的第一外围隔离段103p1连续地延伸到隔离结构103的第[0079]如图17A-17B所示，在衬底102的正面102f上方形成介电结构134和选择闸介电结介电结构134和选择闸介电结构(图13C的152)进行图案化。在又一些实施例中，浮置栅极部分124的宽度w2。此外，介电结构134沿着隔离结构103的中间隔离段103m的相对侧壁设在隔离结构103的第一外围隔离段103p1和/或第二外围隔离段103p2上方的FG120的第二中间隔离段103m的第二侧壁。介电结构134接触中间隔离段103m的第一侧壁和中间隔离段线写入区112，位线读取区114和第二电容器主动区110可以各自通过选择性离子植入工艺来形成，所述选择性离子植入工艺利用设置在衬底102的正面102f上方的掩模层(未示出)设置的间隔件结构118连续地从第二外围隔离段103p2延伸到隔离结构103的中间隔离段线介电结构132可以是或包括多个层间介电(ILD)层。ILD层可以例如各自是或包括二氧化中，可以通过单镶嵌工艺和/或双镶嵌工艺在导电通孔130上方形成附加的导电通孔(未示的顺序不应以限制性的意义来解释。例如，除了本文绘示和/或描述的那些动作或事件之于第一井区和第三井区之间，并且隔离结构的中间隔离段设置在第二井区内。图16A和图16B示出了对应于动作2004的一些实施例的各种视图1600a和示出了对应于动作2006的一些实施例的各种视图1700a和1700的一些实施例的各种视图1800a和18应于动作2010的一些实施例的各种视图1900a和190置在浮置栅极的相对侧上的源极/漏极区；位线读取区设置在第二井区内并且与位线写入所述第二井区内的中间隔离段，其中所述位线写入区沿着所述中间隔离段的第一侧壁设管，其包括设置在位线写入区内的源极/漏极区和包括浮置栅极的第一浮置栅极部分的第置栅极的第二浮置栅极部分的第二闸电极，其中第二存储晶体管的源极/漏极区设置在浮一存储晶体管的所述源极/漏极区沿着所述中间隔离段的第一侧壁设置，且其中所述第二存储晶体管的所述源极/漏极区沿着所述中间隔离段的第二侧壁设置，其中所述第一侧壁离段之间的所述浮置栅极的第一高度小于所述中间隔离段上方的所述浮置栅极的第二高间隔离段的底面从所述第一外围隔离段的侧壁连续地延伸到所述第二外围隔离段的侧壁。内的源极/漏极区以及包括选择栅极的第一选择栅极部分的第一选择闸电极，其中所述第在所述位线读取区内的源极/漏极区和包括所述选择栅极的第二选择栅极部分的第二选择选择栅极相对于所述第一外围隔离段横向地线写入区包括在浮置栅极的相对侧上的源极/漏极区，其中中间井区的第一部分与中间井第二外围隔离段和设置在所述第一外围隔离段和所述第二外围隔离段之间的中间隔离段，其中所述中间隔离段横向地设置在所