触发器及其应用

触发器及其应用触发器是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本的逻辑单元。本章介绍了基本RS触发器，JK触发器，D触发器，移位寄存器，计数器，多谐振荡器的原理应用电路与计算机仿真设计方法。本章的重点是掌握触发器组成的应用电路的仿真设计与分析方法。注意不同结构形式的触发器之间的差别，注意采用不同触发器构成的寄存器，计数器，多谐振荡器的特点。内容提要9.1触发器及其应用触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本的逻辑单元。RS触发器

基本RS触发器图为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称为置“1”端，因为＝0（＝1）时触发器,被置“1”；为置“0”端,因为＝0（＝1）时触发器被置“0”,当＝＝1时状态保持；＝＝0时，触发器状态不定，应避免此种情况发生，为基本RS触发器的功能表。基本RS触发器。也可以用两个“或非门”组成，此时为高电平触发。

电路工作时，CC4042的极性端EO(POL)处于高电平“1”，E1(CP)端电平由～和复位开关产生的信号决定。CP脉冲和端输出经门U2C与非后送入反相器门U2D，输出一个与CP脉冲同步的脉冲。为置“0”端,因为＝0（＝1）时触发器被置“0”,当＝＝1时状态保持；为置“0”端,因为＝0（＝1）时触发器被置“0”,当＝＝1时状态保持；当第二个CP上升沿到达后，Q变为低电平“o”状态，变为高电平“1”状态。Q与为两个互补输出端。输出触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本的逻辑单元。J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。注：×—任意态，↓—高到低电平跳变，↑—低到高电平跳变，Qn（Qn）—现态，Qn+1（Qn+1）—次态，φ—不定态JK触发器常被用作缓冲存储器，移位寄存器和计数器。当第二个CP上升沿到达后，Q变为低电平“o”状态，变为高电平“1”状态。假设Q端初始状态为低电平“o”状态，当CP脉冲上升沿到达后，Q端变为高电平“1”状态，端为低电平“o”状态。该电路主要用于智力竞赛抢答器中。通常把Q＝0、＝1的状态定为触发器“0”状态；输

入

输

出

SRQn+1

Qn+10110100111Qn

Qn

11

φ

φ

RS触发器的功能表JK触发器

在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本例采用4027B双JK触发器，在Multisim环境下的引脚功能如图所示。

JK触发器的状态方程为:

Qn+1

＝JQn

＋kQn

J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。Q与为两个互补输出端。通常把Q＝0、＝1的状态定为触发器“0”状态；而把Q＝1，＝0定为“1”状态。JK触发器引脚排列

上升沿触发JK输

入

输

出

SD

RD

CP

J

kQn+1

Qn+1

01×××1010×××0100×××φφ11↑00Qn

Qn

11↑101011↑010111↑11Qn

Qn

11↑××Qn

Qn

注：×—

任意态，↓—

高到低电平跳变，↑—低到高电平跳变，Qn（Qn

）—

现态，Qn+1（Qn+1

）—

次态，φ—

不定态JK触发器常被用作缓冲存储器，移位寄存器和计数器。

应当指出：经转换的双时钟脉冲，其频率为CP的二分之一，QA（QA）与QB（QA）相差180。J-K触发器CC4027和四2输入端与非门CC4011构成的时钟变换电路。基本RS触发器具有置“0”、置“1”和“保持”三种功能。输入注意不同结构形式的触发器之间的差别，注意采用不同触发器构成的寄存器，计数器，多谐振荡器的特点。触发器是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本的逻辑单元。一旦数据开关(K1～K4)有一个闭合，则Q0（Q0）～Q3（Q3）中必有一端最先处于高电平“1”状态，J-K触发器CC4027和四2输入端与非门CC4011构成的时钟变换电路。假设Q端初始状态为低电平“o”状态，当CP脉冲上升沿到达后，Q端变为高电平“1”状态，端为低电平“o”状态。当第二个CP上升沿到达后，Q变为低电平“o”状态，变为高电平“1”状态。为置“0”端,因为＝0（＝1）时触发器被置“0”,当＝＝1时状态保持；相应的LED被点亮，指示出第一信号的位数。相应的LED被点亮，指示出第一信号的位数。QA、QB输出波形图在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Qn+1＝Dn，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。D触发器

在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Qn+1＝Dn，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D74LS74、四D74LS175、六D74LS174、CD4042等。DCD4042

CD4042引脚排列图D触发器功能表输

入

输

出

SDRDCPDQn＋1

Qn＋101××1010××0100××φφ11↑11011↑00111↑×Qn

Qn

J-K触发器组成的时钟变换电路J-K触发器CC4027和四2输入端与非门CC4011构成的时钟变换电路。将CC4027的J端(⑥脚)接至端(②脚)，K端(⑤脚)接至Q端(①脚)，CP端(③脚)接与非门U2A和门U2C的输入端。假设Q端初始状态为低电平“o”状态，当CP脉冲上升沿到达后，Q端变为高电平“1”状态，端为低电平“o”状态。CP脉冲和Q端输出经门U2A与非后送入反相器门U2B，输出一个与CP脉冲同步的脉冲。

当第二个CP上升沿到达后，Q变为低电平“o”状态，变为高电平“1”状态。CP脉冲和端输出经门U2C与非后送入反相器门U2D，输出一个与CP脉冲同步的脉冲。应当指出：经转换的双时钟脉冲，其频率为CP的二分之一，QA（QA）与QB（QA）相差180。QA、QB输出波形图QA、QB输出波形图假设Q端初始状态为低电平“o”状态，当CP脉冲上升沿到达后，Q端变为高电平“1”状态，端为低电平“o”状态。输出本章介绍了基本RS触发器，JK触发器，D触发器，移位寄存器，计数器，多谐振荡器的原理应用电路与计算机仿真设计方法。CP脉冲和端输出经门U2C与非后送入反相器门U2D，输出一个与CP脉冲同步的脉冲。本章的重点是掌握触发器组成的应用电路的仿真设计与分析方法。电路工作时，CC4042的极性端EO(POL)处于高电平“1”，E1(CP)端电平由～和复位开关产生的信号决定。CP脉冲和端输出经门U2C与非后送入反相器门U2D，输出一个与CP脉冲同步的脉冲。Q与为两个互补输出端。通常称为置“1”端，因为＝0（＝1）时触发器,被置“1”；CD4042引脚排列图为置“0”端,因为＝0（＝1）时触发器被置“0”,当＝＝1时状态保持；为置“0”端,因为＝0（＝1）时触发器被置“0”,当＝＝1时状态保持；JK触发器的状态方程为:D型触发器组成的智力竞赛抢答器LED指示看出。该电路主要用于智力竞赛抢答器中。D型触发器CC4042，双4输入端与非门CC4012、四2输入端或非门CC4001和六同相缓冲/变换器CC4010构成的智力竞赛抢答器。电路工作时，CC4042的极性端EO(POL)处于高电平“1”，E1(CP)端电平由～和复位开关产生的信号决定。复位开关K5断开时，CC400l的②脚经上拉电阻接VCC,由于K1～K4均为关断状态，D0（DO）～D3（D3）均为低电平“0”状态