CN115152012B 采用用于缺陷减小的隔离结构的互补单元电路及相关制造方法 （高通股份有限公司）

2022.08.22PCT/US2021/01316820WO2021/173243EN2021.09.02US2017178976A1,2017.06.22采用用于缺陷减小的隔离结构的互补单元为了防止互补单元电路的晶体管的源极/漏极之间的短路缺陷，在隔离区的相应侧上生长P壁提供了物理屏障以防止形成否则可能在P型外延层(412P)和N型外延层(412N)之间形成的短路晶体管的源极/漏极区之间的电短路而导致的电路故障。可以减小电路单元布局中的P型晶体管和N型晶体管之间的隔离区的宽度，使得可以减小互补单元电路的总布局面积而不会减小产品2隔离区，在所述P型区和所述N型区之间，所述第一N型epi-S/D，形成在所述栅极的所述第一侧上的所述N型区第一隔离壁，在所述栅极的所述第一侧上在与所述第一第二N型epi-S/D，形成在所述栅极的所述第二侧上的所述N型区第二隔离壁，在所述栅极的所述第二侧上在与所述第一轴线其中所述第一隔离壁的底端和所述第二隔离得所述隔离区为所述第一隔离壁和所述第二隔离壁提栅极切口，被设置在所述栅极的端部处，所述栅极切口包括形成所述第所述第一隔离壁和所述第二隔离壁各自在与所述栅极正交的第四方所述N型区包括从所述半导体衬底在所述第三方向上延伸的所述第一N型epi-S/D和所述第二N型epi-S/D形成在所述N所述第一P型epi-S/D和所述第二P型epi-S/D形成在所述P所述第一N型epi-S/D和第二N型epi-S/D形成在至少一个N型全环绕栅极(GAA)结构上，所述至少一个N型全环绕栅极结构在与所述第一方向和所述第三方向正交的第四方向上纵3所述第一P型epi-S/D和第二P型epi-S/D形成在至少一个P型GAA结构平面P型晶体管包括所述第一P型epi-S/D和所述第二P型e9.根据权利要求1所述的互补单元电路，集成到选自由以下组成的组的设备中：机顶在半导体衬底上形成在隔离区的第一侧上的P型区，所述隔离区在第一方向上纵向延在所述半导体衬底上形成在所述隔离区的第形成虚设栅极，所述虚设栅极在与所述第一方向正交的第二方向上纵在所述虚设栅极的第一侧和第二侧上的所述P型区、所述将第一沟槽蚀刻通过所述虚设栅极的所述第一侧上的所述介电层并且蚀刻到所述虚将第二沟槽蚀刻通过所述虚设栅极的所述第二侧上的所述介电层并且所述虚设栅极的所述第二侧上的所述隔离区的在所述虚设栅极的所述第一侧上的所述N型区上形成第一N型外延(epi)源极/漏极(S/在所述虚设栅极的所述第二侧上的所述N型区上形成第二N型epi-S/D，所述第二N型在所述虚设栅极的所述第一侧上的所述P型区上形成第一P型epi-S/D，所述第一P型epi-S/D在所述第一隔离壁的第二侧上在所述隔离区上方延伸并且通过所述第一隔离壁与在所述虚设栅极的所述第二侧上的所述P型区上形成第二P型epi-S/D，所述第二P型4epi-S/D在所述第二隔离壁的第二侧上在所述隔离区上方延伸并且通过所述第二隔离壁与通过所述隔离材料填充所述第一沟槽和所述第二沟槽还包括：通过所述第一沟槽和所述第二沟槽填充至所述虚设栅极其中形成所述隔离结构还包括：利用所述隔离材料填充所通过所述隔离材料填充所述栅极切口沟槽还包括：利用所述隔离形成所述P型区还包括：形成至少一个P型全环绕栅极(GAA)结构，5[0002]本专利申请要求2020年2月24日提交的名称为“COMPLEMENTARYCELLCIRCUITSEMPLOYINGISOLATIONSTRUCTURESFORDEFECTREDUCTIONANDRELATEDMETHODSOF[0004]集成电路(IC)采用大量晶体管，其对于提供由电子设备执行的许多功能至关重氧化物半导体(MOS)(CMOS)单元电路导体衬底108的将隔离区114的一侧上的P型区106与另一侧上的N型区112隔离的未掺杂区。合到公共栅极122。栅极122跨越沟道120P和沟道120N两者以通过施加到栅极122的电压来控制P型晶体管104和N型晶体管110的操作。反相器电路102的操作细节由普通技术人员理6110延伸。类似地，N型晶体管110的源极116N中的外延层在隔离区114上方朝向P型晶体管[0007]用于最小化由标准单元电路布局100所占据的面积的一种方法是减小隔离区114壁可防止由于互补单元电路中的晶体管的源极/漏极区之间的电短路而导致的电路故障。栅极跨P型区、隔离区和N型区中的每一者的部分延伸。互补单元电路包括：第一P型外延一N型epi-S/D形成在栅极的第一侧上的N型区上，该第一N型epi-S/D在该第一轴线的第二栅极的第二层上形成在该P型区上，该第二P型epi-S/D在第一轴线的第一方向上在隔离区7第二隔离壁将第二P型epi-S/D与第二包括：在半导体衬底上的隔离区的第一侧上形成P型区，该隔离区在在第一方向上纵向延设栅极的第一侧上的N型区上形成第一N型epi-S/D，该第一N型epi-S/D在第一隔离壁的第栅极的第一侧上的P型区上形成第一P型epi-S/D，该第一P型epi-S/D在第一隔离壁的第二栅极的第二侧上在P型区上形成第二P型epi-S/D，该第二P型epi-S/D在第二隔离壁的第二侧上在隔离区上方延伸并且通过第二隔离壁与第二N型epi-[0013]图2B是图2A中的互补单元电路在P型鳍和N型鳍上形成外延区之后的制造阶段的[0014]图2C是图2A中的互补单元电路在P型和N型鳍上形成外延区之后在制造阶段的横[0016]图3B是图3A中的互补单元电路在P型和N型GAA区上形成外延区之后的制造阶段的[0017]图3C是图3A中的互补单元电路在P型和N型GAA区上形成外延区之后的制造阶段的极/漏极(S/D)生长的区域)之间形成的隔离壁，以防止在外延层的形成中由工艺变化导致8的PFET和NFET的鳍并且包括虚设栅极，互补单元电路包括在PFET和NFET的S/D区之间形成的隔离壁和在虚设栅极的一端处形成的栅极切口以将图5A中的互补单元电路的栅极与相[0022]图5B是图5A中的示例性互补单元电路的横截面侧视图，图示了对外延S/D材料在[0024]图6A和图6B是图示在制造图5A中的互补单元电路的方法中的示例性工艺的流程[0025]图7A是图4A-4C中的互补单元电路或FinFET电路的第一制造阶段的俯视图，该电路包括在衬底的P型区和N型区中形成的鳍以及跨鳍[0026]图7B是图7A中的FinFET电路的S/D区的横截面侧视图，图示了从P型区和N型区中[0027]图7C是通过图7A中的FinFET电路中的鳍的沟道的横截面侧视图，图示了与P型区[0029]图8B是图8A中的FinFET电路的S/D区的横截面侧视图，示出了在虚设栅极一侧沉[0030]图8C是通过图8A中的FinFET电路中的鳍的沟道的横截面侧视图，图示了与P型区[0032]图9B是图9A中的FinFET电路的S/D区的横截面侧视图，示出了介电层上的第一图[0035]图10B是图10A中的FinFET电路的S/D区的横截面侧视图，图示了沉积在介电层上极上的第二图案化掩模以及根据第二图案化掩模蚀9[0037]图11A是制造阶段的俯视图，其中从图10A中的FinFET电路中移除第二图案化掩[0038]图11B是图11A中的FinFET电路的S/D区的横截面侧视图，图示了从介电层以及从设栅极中的空隙以形成包括隔离壁和栅极切口的隔离[0041]图12B是图12A中的FinFET电路的S/D区的横截面侧视图，图示了隔离区中的介电成的外延材料和在N型区上形成的外延材料之间极的每一侧上形成隔离壁以防止在P型区中的外延材料和N型区中的外延材料之间形成短补单元电路的P型区和N型区之间的距离，因此存在由工艺变化引起的短路缺陷的数量增形成隔离壁。这些隔离壁可以在P型外延层和N型外延层在隔离区的相应侧上生长之前形止由于互补单元电路中的晶体管的源极/漏极区之间的电短路而导致的电路故障。以这种[0052]在讨论包括其中可生长PFET和NFET的源极/漏极(S/D)以防止或减小从图4A开始的外延层的形成中的工艺变化所导致的短路缺陷的P型和N型区之间形成的隔离壁的互补[0053]图2A-2C示出了包括鳍式场效应晶体管(FET)(FinFET)电路202的互补单元电路201的示例。图2A是包括半导体衬底204的P型区202P和N型区202N的FinFET电路200的俯视[0054]图2B是在分别在鳍208P和208N上形成外延(epi)源极/漏极(S/D)(epi-S/D)214P(STI)层216沉积在鳍208P和208N之间。随着epi-S/D214P和214N的晶体结构218在鳍208P和208N上生长，epi-S/D214P和214N水平延伸并耦合到相邻鳍208P和208N上的晶体结构218。这种增长的程度由各种因素(包括时间和负载效应)确定。为了保持epi-S/D214P与构218的生长时间被设定为允许epi-S/D214P和214N水平延伸足够远以彼此耦合，但不是[0055]图2C是在由于工艺变化而形成短路缺陷之后沿图2A中的线B-B'的另一个横截面足以完全覆盖epi-S/D214N。因此，存在未被第二掩模220覆盖的外延-S/D214N的暴露部N型区302N在隔离区306的相对侧上。P型区302P和N型区302N分别包括纳米片(或纳米板)别形成在P型区302P和N型区302N的沟道312P和312[0058]图3B是在纳米片308P和308N上分别形成epi-S/D314P和314N之后的图3A的横截在Z轴方向上位于P型和N型部分316P和316N上方的是通过间隙320彼此分开的纳米片308Pepi-S/D314P在第二外延生长工艺中形成在P型部分316P和纳米片308P上。在第一外延生306上方在Y轴方向上朝向P型区302P水平延伸的预期大小。在第二外延生长过程中，P型epi-S/D314P生长到在隔离区306上方在Y轴方向上朝向N型区302N水平延伸的预期大小。[0059]图3C是在由于工艺变化而形成短路缺陷之后的图3A的横截面A-A'处的另一个侧区402P和N型区402N俯视图。半导体衬底404包括406在P型区402P和N型区402N之间的隔离408，其在X轴方向上跨P型区402P、隔离区406和N型区402N的部分纵向延伸。在完成的[0061]参考图4A中的FinFET电路400，在虚设栅极408的侧面Z4A上的P型区402P中的鳍406上方延伸。epi-S/D412N在虚设栅极408的侧面Z4A上的N型区402N中的鳍410N上形成，并且epi-S/D412N在第二X轴方向上(即，朝向P型区402P)在隔离区406上方延伸。隔离区406包括在虚设栅极408的侧面Z4A上的隔离壁414A。隔离壁414A在Z轴方向上从隔离区406延伸到高度HWALL，该高度高到足以阻止epi-S/D区406还包括在虚设栅极408的侧面Z4B上的隔离壁414B，其在Z轴方向(例如，与虚设栅极408正交)上从隔离区406延伸到高度HWALL。隔离壁414B将epi-S/D416P与epi-S/D416N隔氧化铝(AlO)中的至少一者或用于提供电隔离的其他隔离材料外延生长工艺产生的epi-S/D412N变得比预期更大的工艺变化存在的情况下，也防止外艺期间的epi-S/D412N的隔离不是仅由基于epi-S/D412N的预期尺寸的掩模提供，所以在414B具有在10纳米(nm)至30nm范围内的宽度WWALL。隔离壁414A和414B延伸到衬底406上方的50nm至150nm范围内的高度HWALL以对应于衬底406上方的鳍410N和410P的高度HWALL(参见图4C示出了分别跨鳍410P和410N的沟道422P和422N形成虚设栅极408。图4C还示出了FinFET电路400在P型区402P和N型区402N之间的虚设栅极408中[0067]在图4A-4C中的FinFET电路400中，N型区402N包括从半导体衬底404在Z轴方向上括从半导体衬底404在Z轴方向上延伸的P型鳍410P。P型epi-S/D412P和P型epi-S/D416P置在虚设栅极408的端部处的栅极切口500。图5A是类似于图4A中的视图的FinFET电路400[0069]图5B是图5A中的FinFET电路400的线A-A'处的横截面侧视图，其示出了由隔离壁414A分开的epi-S/D412P和412N并且没有示出FinFET电路400中[0071]图6A和6B是图示形成包括隔离结构的互补单元电路(诸如图4A-4C和5A-5C中的段700包括在半导体衬底404上的隔离区406的第一侧上形成P型区402P(图6A中的框602)。第一制造阶段700还包括在半导体衬底404上的隔离区406的第二侧上形成N型区402N(图6A402N中形成在Y轴方向上延伸的鳍410P和410N，并且虚设栅极408被形成为在X轴方向上纵[0073]图7B是图7A中的FinFET电路400的线A-A'的横截面侧视图，图示了鳍410P和410N[0075]图8B和8C分别是图8A中的FinFET电路400的线A-A'和B-B'处的横截面侧视图。介电层802可被平坦化至半导体衬底404上方的虚设栅极408的高度HDMY，其高于鳍410P和[0076]图9A-9C示出了在制造阶段900中的FinFET电路400。制造阶段900包括在介电层形成沟槽掩模902包括沉积沟槽掩模层902L并图案化沟槽掩模层902L以产生用于在介电层802中形成沟槽906A和906B的开口904A和904B。开口904A和904B暴露其中形成有沟槽906A[0077]制造阶段900还包括在虚设栅极408的第一侧上蚀刻沟槽906A通过介电层802以及在虚设栅极408的第二侧上蚀刻沟槽906B通过介电层802(图6A中的框610)。图9B是图9A中隔离区的表面中。图9B示出了沟槽906A在沟槽掩模902中的开口904A下方蚀刻通过介电层离区406中。将沟槽906A和906B蚀刻到介电层802和STI418中提供了限定要形成的隔离壁掩模902的该部分与图10A-10C中的用于形成栅极切口500的掩模所示的栅极切口500的可选的步骤。制造阶段1000包括在虚设栅极408上方形成具有开口包括使栅极切口掩模层1002L沉积在介电层802和虚设栅极408上并且沉积到沟槽906A和上和沟槽906A中的栅极切口掩模1002。形成栅极切口掩模1002包括图案化栅极切口掩模1002以在虚设栅极408上方产生开口1004，从而用于在虚设栅极408中形成栅极切口沟槽括在虚设栅极408上方蚀刻具有开口1004的栅极切口掩模1002，以及蚀刻栅极切口沟槽1006通过虚设栅极408(图6A中的框612)。图10C是图10A中的FinFET电路400的线B-B'处的[0080]图11A-11C示出了在用于制造栅极切口500的可选的制造阶段1100中的FinFET电路400。制造阶段1100包括移除在制造阶段1000中沉积的栅极切口掩模1002(图6A中的框图，示出了从虚设栅极408移除的栅极切口掩模1002以及在制造阶段1000中形成的栅极切离结构(图6B中的框616)。形成隔离结构包括利用隔离材料1202填充沟槽906A以形成隔离[0082]由于介电层802被平坦化至虚设栅极408的高度HDMY(参见图12C)，所以填充沟槽906A和906B包括利用隔离材料1202将沟槽906A和沟槽906B填充至虚设栅极的高度HDMY。图12B是图12A中的FinFET电路400的线A-A'处的横截面侧视图，示出了在沟槽906A中1202的隔离材料以在P型区402P和N型区402N之间形成隔离壁414A，以限制外延材料在隔离区406利用隔离材料1202将栅极切口沟槽1006填充至虚设栅极408的高度HDMY以形成栅极切口500料。图12C是图12A中的FinFET电路400的线B-B'处的横截面侧视图，示出了栅极切口沟槽虚设栅极408的第一侧上的P型区402P上形成第一P型epi-S/D412P，第一P型epi-S/D412P在第一隔离壁414A的第二侧上在隔离区406上方延伸并且通过第一隔离壁414A与第一N型epi-S/D412N隔离(图6B中的框626)。制造阶段1300包括在虚设栅极408的第二侧上的P型区402P上形成第二P型epi-S/D416P，第二P型epi-S/D416P在第二隔离壁414B的第二侧上在隔离区406上方延伸并且通过第二隔离壁414B与第二N型epi-S/D416N隔离(图6B中的框图12A中的FinFET电路400的俯视图，其中epi-S/D412N和416N形成在N型区402N中的鳍410N上并且epi-S/D412P和416P形成在P型区402P中的鳍410P上。图13B是图13A中的1402P和N型区1402N各自在隔离区1406的相对侧上在Y轴方向上延伸。GAA电路1400还包括[0087]图14B是图14A中的GAA电路1400的线A-A'处的横截面侧视图。N型区1402N包括纳米片1410N，其中epi-S/D1412N在纳米片1410N上及其周围形成。P型区1402P包括纳米片知的。图14B示出了在P型区1402P和N型区1402N之间形成隔离壁1414A以限制epi-S/D该至少一个P型GAA结构在沿Y轴方向上纵向延伸。N型GAA结构和P型GAA结构分别是纳米片成图14A和14B中的P型区1402P包括形成在基本平行于半导体衬底1404的方向上纵向延伸向上纵向延伸的至少一个N型GAA结构。体管包括第一N型epi-S/D和第二N型epi-S/D，并且平面P型晶体管包括第一P型epi-S/D和示，互补单元电路可设置在任何基于处理器的设备中或集成到任何基于处理器的设备中，该互补单元电路包括隔离壁，该隔离壁在N型区和P型区之间形成以限制P型epi-S/D和N型epi-S/D在N型区和P型区之间的隔离区上方的在水平方向上的生长，以便防止由于用于形补单元电路包括隔离壁，该隔离壁在N型区和P型区之间形成以限制P型epi-S/D和N型epi-S/D在N型区和P型区之间的隔离区上方的在水平方向上的生长，以便防止由于用于形成外储器系统1512，该存储器系统1512包括存储器控制器1510和一个或多个存储器阵列1514、成以限制P型epi-S/D和N型epi-S/D在N型区和P型区之间的隔离区上方的在水平方向上的个)网络接口设备1520可以是被配置为允许向和从网络1524交换数据的任何设备。网络1524可以是任何类型的网络，包括但不限于有线或无线网络、专用或公共网络、局域网[0093](多个)CPU1502还可以被配置为通过系统总线1508访问显示控制器1522以控制显示器1526的格式。显示器1526可包括任何类型的显示器，包括但不限于阴极射线管电路包括隔离壁，该隔离壁在N型区和P型区之间形成以限制P型epi-S/D和N型epi-S/D在N型区和P型区之间的隔离区上方的在水平方向上的生长，以便防止由于用于形成外延层的[0094]图16示出了包括由IC1602形成的射频(RF)部件的示例性无线通信设备160型区之间形成以限制P型epi-S/D和N型epi-S/D在N型区和P型区之间的隔离区上方的在水平方向上的生长，以便防止由于在用于形成外延层的工艺中的工艺变化而导致的短路缺存储数据和程序代码的存储器。收发器1604包括支持双向通信的发射器1608和接收器器1608和/或接收器1610。收发器1604的全部或一部分可在一个或多个模拟IC、RFIC拟输出信号。在示例性无线通信设备1600中，数据处理器1606包括数模转换器(DAC)1612信号发生器1622的通过混频器1620(1)、1620(2)的I和Q发射(TX)本地振荡器(LO)信号对I和Q基带信号进行上变频以提供上变频信号1624。滤波器1626对上变频信号1624进行滤波的RF信号通过双工器或开关1630被路由并且经由天线163RF信号被路由通过双工器或开关1630并且被提供给低噪声放大器(LNA)1634。双工器或开关1630被设计成以特定的接收(RX)至TX双工器频率分离来操作，使得RX信号与TX信号隔频混频器1638(1)、1638(2)将滤波器1636的输出与来自RXLO信号发生器1640的I和QRXLO信号(即LO_I和LO_Q)混合以生成I和Q基带信号。I和Q基带信号由放大器(AMP)1642(1)、号是具有特定基频的周期性信号。TX锁相环(PLL)电路1648从数据处理器1606接收定时信息，并且生成用于调整来自TXLO信号发生器1622的TXLO信号的频率和/或相位的控制信信号用于调整来自RXLO信号发生器1640的RXLO[01