CN119486100A 存储单元结构、存储单元阵列结构及其制造方法 （长鑫科技集团股份有限公司）

主体部在第一方向上的两端接触连接的第一外体层自身围成一个具有沿第二方向相对间隔设实施例至少有利于提高存储单元结构的电学性2栅极，所述栅极包括主体部，以及分别与所述主体部在第一方向上的栅介质层，所述栅介质层保形覆盖所述第一环形凹槽的第半导体层，所述半导体层保形覆盖所述第二环形凹槽环形凹槽的槽深小于等于所述第二导电结构4.根据权利要求1所述的存储单元结构，其特征在于，沿垂直于所述第一方向的剖面一内延部和所述第二内延部在垂直于所述第一方向的平面中朝靠近所述中空区域的中心多个根据权利要求1至8中任一项所述的存储单元多个所述存储单元结构沿所述第一方向接触排布，沿3在所述基底上形成沿第一方向和/或第三方向排布的多个存其中，所述栅极包括主体部以及分别与所述主体部在所述第层保形覆盖所述第一环形凹槽的第一内壁，且所述栅介质层自身围成一个第二环形凹槽；在所述基底上形成堆叠结构，所述堆叠结构包括沿所述第一方一通孔包括形成于每一所述第一牺牲层中的第一子通孔和形成于每一所述第二牺牲层中正投影的面积大于所述第二子通孔在所述参考面在所述第一通孔露出的每一所述第二牺牲层的表面形成一所述二通孔包括形成于每一所述第一牺牲层中的第三子通孔和形成于每一所述第二牺牲层中形成分别填充满所述第一通孔和所述第二通孔的第去除环绕所述第一通孔和所述第二通孔的所述第二牺牲层，以在所述横向间隙中形成所述第一导电结构和所述第4形成所述第一通孔和所述第二通孔的步骤中，多个所述第一对所述第一主通孔和所述第二主通孔露出的所述第一牺牲层进行横向刻在所述基底上形成堆叠结构，所述堆叠结构包括沿所述第一方三通孔包括形成于每一所述第一牺牲层中的第五子通孔和形成于每一所述第二牺牲层中正投影的面积小于所述第六子通孔在所述参考面上形成沿所述第一方向间隔排布的多个下电极层，每一所述下电极层5层保形覆盖所述第一环形凹槽的第一内壁，且所述栅介质层自身围成一个第二环形凹槽；6垂直于所述第一方向的平面中朝靠近所述中空区导电结构和所述第三导电结构共同环绕所述支撑部远离所述中空区域且沿所述第一方向[0013]根据本公开一些实施例，本公开实施例另一方面还提供第一方向的平面中朝远离所述主体部的方向延伸，所述栅极自身围成一个第一环形凹槽；成一个第三环形凹槽，所述第三环形凹槽具有沿第二方向相对设置的第一凹槽和第二凹第一通孔包括形成于每一所述第一牺牲层中的第一子通孔和形成于每一所述第二牺牲层7孔包括形成于每一所述第一牺牲层中的第三子通孔和形成于每一所述第二牺牲层中的第述堆叠结构包括沿所述第一方向交替堆叠的第一牺牲层和第二牺牲层；刻蚀所述堆叠结8[0028]图4中4a为本公开一实施例提供的存储单元结构中半导体层的一种立体结构示意[0029]图4中4b为本公开一实施例提供的存储单元结构中第三环形凹槽的一种俯视结构[0030]图5中5a为本公开一实施例提供的存储单元结构中下电极层的一种立体结构示意[0031]图5中5b为本公开一实施例提供的存储单元结构中下电极层的一种俯视结构示意[0036]图11至图13为本公开另一实施例提供的存储单元阵列结构的三种局部剖面结构[0037]图14至图35为本公开又一实施例提供的存储单元阵列结构的制造方法中各步骤9的存储单元结构进行详细说明。图1为本公开一实施例提供的存储单元结构的一种剖面结为本公开一实施例提供的存储单元结构中栅介质层的一种立体结构示意图；图4中4a为本公开一实施例提供的存储单元结构中半导体层的一种立体结构示意图；图4中4b为本公开一实施例提供的存储单元结构中第三环形凹槽的一种俯视结构示意图；图5中5a为本公开一实施例提供的存储单元结构中下电极层的一种立体结构示意图；图5中5b为本公开一实施例提供的存储单元结构中下电极层的一种俯视结构示意图；图6为本公开一实施例提供构的两种俯视结构示意图；图9为本公开一实施例提供的存储单元结构的又一种剖面结构103保形覆盖第二环形凹槽112的第二内壁112a，且半导体层103自身围成一个第三环形凹第二外延部131共同围成，第一环形凹槽141可以视为一个沿平行于第一方向X的各个截面凹槽141可以类似于双边H型凹槽，即栅极101的外观构造类似于H型重型工字钢滑轮或者H中用虚线将栅极101划分为上述三个部分，图2中用虚线划分出主体部111和第一外延部栅介质层102自身围成的第二环形凹槽112是基于第一环形凹槽141而定义出的，第二环形凹槽112的形状与第一环形凹槽141的形状类似，只是第二环形凹槽112的槽深小于第一环的形状与第二环形凹槽112的形状类似，只是第三环形凹槽113的槽深小于第二环形凹槽顶层采用透视的绘制方式，且对位于主体部111沿第一方向X延伸的侧壁的栅介质层102和[0049]参考图4中4b，第一凹槽123和第二凹槽133实际都是第三环形凹槽113的部分空电结构105构成晶体管结构，第一导电结构104和第二导电结构105中的一者可以作为晶体一导电结构104和第二导电结构105构成晶体管降低第一导电结构104与半导体层103之间的接触电阻，以及有利于增大第二导电结构105导体层103之间的正对面积，以及增大第一导电结构104和第二导电结构105两者与半导体[0058]在一些实施例中，第一外延部121在参考面a上的正投影可以与第二外延部131在[0059]在一些实施例中，参考图1，第二导电结构105具有远离半导体层103的接触面[0060]需要说明的是，1T1C类型的存储单元结构100即为一个晶体管结构的源极或漏极[0062]结合参考图1和图4中4a，第三环形凹槽113具有相对间隔设置的第三内壁113a和体层103和下电极层116之间具有足够的间距，而且栅介质层102和栅极101与下电极层116容结构106电连接的第二导电结构105之外的其他结构均与电容结构106之间具有足够的间[0064]在一些实施例中，参考图2至图4，沿垂直于第一方向X的剖面上，第一环形凹槽环形凹槽、第二环形凹槽和第三环形凹槽的剖面形状可以为圆形环、椭圆形环或者N边形二内延部166在垂直于第一方向X的平面中朝靠近中空区域176的[0073]可以理解的是，第一内延部156和第二内延部166有利于在不增大下电极层116的[0074]参考图1或图5，第一内延部156和第二内延部166中的一者在参考面a上的正投影[0075]在一些实施例中，第一内延部156在参考面a上的正投影可以与第二内延部166在176b和第三中空区域176c在参考面上的正投影面积一致，便于容纳电容介质层126和上电第一内延部156和第二内延部166三者在垂直于第一方向X的剖面上的剖面形状为同一种环[0079]需要说明的是，第五环宽W5和第六环宽W6之间的大小关系可以根据实际需求调与支撑部146接触连接，有利于通过增设的第三导电结构107对下电极层116的支撑效果提沿第一方向X延伸的侧壁。可以理解的是，图7中所示的电容结构106的外轮廓为电容结构的第一子外壁146c和第二子外壁146d，以及沿第三方向Z相对间隔设置的第三子外壁146e中的另一者的至少部分区域，即第二导电结构105和第三导电结构107共同环绕支撑部146导电结构105和第三导电结构107均可以作为晶体管结构中半导体层103和电容结构106中限制，对第三导电结构107的第三子外壁146e和/或第四子外壁146f的区域大小也不做限和第三导电结构107接触连接式，第二导电结构105和第三导电结构107可以为一体成型结导电结构107可以仅覆盖第二子外壁146d，即第二导电结构105和第三导电结构107沿第二得第一子外壁146c和第二子外壁146d相互间隔，以便于说明第二导电结构105和第三导电极层116的最大宽度W8。可以理解的是，当第二导电结构105和第三导电结构107接触连接时，第二导电结构105和第三导电结构107共同环绕电容结构106中下电极层116(参考图5)大宽度W7可以大于下电极层116的最大宽构104、第二导电结构105和第三导电结构107中的任意一者或任意两者包括扩散阻挡层和[0097]在一些实施例中，上电极层136可以包括第五扩散阻挡层(未图示)和第五导电层挡第五导电层和电容介质层126两者中的元素的相互扩散，避免第五导电层的电学性能受一导电结构104和第二导电结构105两者与半导体层103之间的接触面积，以提高存储单元[0100]参考图10，存储单元阵列结构可以包括：多个前述实施例提供的存储单元结构[0101]需要说明的是，为了便于图示的清晰性，图10中仅绘制了电容结构106的整体结结构106中的上电极层136接触连接。可以理解的是，沿第一方向X上排布的多个电容结构第一方向X上排布的多个半导体层103一样相互间隔，即每一栅介质层102仅位于与其对应的多个电容结构106之间相互间隔且相互电隔离；沿第一方向X排布的多个位线结构108之相互间隔，但沿第三方向Z排布的多个存储单元结构100中的第一导电结构104均有与同一阵列结构中的存储单元结构100可以仅沿第三方11和图12中以沿第一方向X接触排布的存储单元结构100的数量为3个为示例，可以理解的第一方向X和/或第二方向Y和/或第三方向Z排布的多个存储单元结构100均位于基底110电结构105三者的形状以及相对位置关系，有利于增大第一导电结构104与半导体层103之的电学性能。因此，有利于提高单位体积内存储单元阵列结构中的存储单元结构100的数基底110上形成沿第一方向X和/或第三方向Z排布的多个存储单元102自身围成一个第二环形凹槽112；半导体层103保形覆盖第二环形凹槽112的第二内壁116、上电极层136和位于下电极层116和上电极层136之间的电容介质层126的电容结构119在参考面a上的正投影的面积大于第二子通孔129在参考面a上孔109在参考面a上的正投影面积大小会随构成该第一通孔109的膜层的改变而变化，使得内壁109a有利于使得后续基于其形成的半导体层103也呈现和第四内壁109a类似的凹凸不平的形貌，以及使得后续形成的栅介质层102也呈现和第四内壁109a类似的凹凸不平的形图形化处理的掩膜层具有沿第三方向Z上间隔理的掩膜层具有沿第二方向Y上间隔排布的[0130]需要说明的是，为最终形成沿第一方向X和第三方向Z均排布多个存储单元结构100的存储单元阵列结构和形成沿第二方向Y呈轴对称的多个存储单元结构100的存储单元[0133]结合参考图15和图16，形成保形覆盖第一通孔109的第四内壁109a的半导体膜似于第四内壁109a呈现凹凸不平的形貌；形成保形覆盖半导体膜163的内壁的栅介质膜似于第四内壁109a呈现凹凸不平的形貌；形成填充满栅介质膜122围成的类似于第一通孔孔119的第一牺牲层130沿第一方向X延伸开呈沿第一方向X间隔排布的多个半导体层103，且参考图18，半导体层103覆盖第一通孔第一方向X上排布的多个栅介质层102也可以如沿第一方向X上排布的多个半导体层103一限定出后续需要用于做位线结构的第二牺牲层140所占用的布局空间，后续去除该处的第对应的栅介质层102和半导体层103所处的空间，第一通孔109即栅极101整体所处的空间。孔139在参考面a上的正投影面积大小会随构成该第二通孔139的膜层的改变而变化，使得每一第二牺牲层140中的第二主通孔199拓宽为第四子通孔159，从而最终形成第二通孔方向X上贯穿堆叠结构120的第一主通孔189和第二主通孔199，第一主通孔189和第二主通一主通孔189露出的第一牺牲层130进行横向刻蚀，以在每一第一牺牲层130中形成一第一排布多个存储单元结构100的存储单元阵列结构，形成第一通孔109和第二通孔139的步骤布的多个第一通孔109，用于对堆叠结构120进行图形化处理的掩膜层具有沿第三方向Z上存储单元结构100的存储单元阵列结构，形成第一通孔109和第二通孔139的步骤还可以包第一通孔109和两个第二通孔139，用于对堆叠结构120进行图形化处理的掩膜层具有沿第[0150]需要说明的是，为最终形成沿第一方向X和第三方向Z均排布多个存储单元结构100的存储单元阵列结构和形成沿第二方向Y呈轴对称的多个存储单元结构100的存储单元(参考图21)指的是：沟槽179露出位于第一牺牲层130中(即填充满第一子通孔119)的第一的第一介质层132的侧壁便于后续形成沿第一方向X上相互间隔的半导体层103，以及便于用于限定出后续需要用于做位线结构的第二牺牲层140所占用的布局空间，后续去除该处[0159]结合参考图22至图25，在横向间隙169中形成第一导电结构104和第二导电结构一截面方向AA1的剖面结构示意图，图23中23b为图22所示半导体结构沿第二截面方向BB1[0163]刻蚀初始导电结构145以形成第一导电结构104和第二导电结构105至少包括以下导电结构104和第二导电结构105的同时，还形成与第一导电结构104接触连接的位线结构成与第一导电结构104接触连接的位线结构108，以及形成沿第二方向Y上相对间隔设置的[0166]需要说明的是，图25中以虚线示意出刻蚀初始导电结构145(参考图24)之后露出行后续工艺步骤后形成的两种沿第二截面方向BB1的剖面结构基于第四内壁109a形成半导体层103、栅介质层102和栅极101的工艺步骤与前述实施例类[0171]结合参考图27和图28，形成保形覆盖第一通孔109的第四内壁109a的半导体膜似于第一通孔109的通孔的初始栅极151。需要说明的是，与前述实施例中形成半导体膜牺牲层130(即位于第一子通孔119)中的半导导体膜163的表面位于未去除的围成第一子通孔119的第一牺牲层130沿第一方向X延伸的方向X间隔排布的第二导电结构105之间的电绝缘，沿第一方向X间隔排布的第三导电结构107之间的电绝缘，以及后续基于半导体膜163形成的沿第一方向X间隔排布的把半导体层开呈沿第一方向X间隔排布的多个半导体层103，且参考图31，半导体层103覆盖第一通孔109(参考图27)中露出的处于同层的第一导电结构104和第二导电[0175]需要说明的是，栅介质膜122与栅介质层102之间的关联以及初始栅极151与栅极孔138在参考面a上的正投影面积大小会随构成该第三通孔138的膜层的改变而变化，使得相邻的露出的第一牺牲层130和第二牺牲层140共同围成一个开口向内的环形凹槽，换言述形成第二通孔139的步骤也可以套用于形成第三通孔两侧的两个第一牺牲层130沿垂直于第一方向X上延层130和第二牺牲层140共同围成一个开口向内的环形凹槽，即第六子通孔158多出于第五伸的表面为下电极层116的第一内延部156或第二内向X间隔排布的多个下电极层116，且结合参考图32和图33，下电极层116覆盖第六子通孔牺牲层130，即去除与第一内延部156(参考图5)和第二内延部166(参考图5)接触连接的第[0187]结合参考图34和图35，在剩余第三通孔138(参考图32)的表面保形覆盖一层电容