CN119495638A 半导体结构及其形成方法 （台湾积体电路制造股份有限公司）

方法包括在半导体衬底上形成集成电路器伪图案具有不同于第一图案密度的第二图案密2第二多个伪图案，其中，所述第一多个伪图案位于所述第一一多个伪图案和所述第二多个伪图案位于所述第一通孔和所述第三多个伪图案之间，其述第一图案密度不同的第二图案密度的第二伪34[0002]硅通孔(TSV)用作器件管芯中的电路径，使得器件管芯相反侧上的导电部件可以互连。TSV的形成工艺可以包括蚀刻半导体衬底以形成开口、用导电材料填充开口以形成第二多个伪图案具有与所述第一图案密度不同的第二图第二伪焊盘区域包括具有与所述第一图案密度不同的第二图案密度的第二伪近所述第一通孔或所述第二通孔的区域到所述第一通孔和所述第二通孔之间的中间区域，[0006]当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方[0007]图1图10示出根据一些实施例的使用中间通孔工艺形成包括硅通孔(TSV)的管芯[0008]图11图14示出根据一些实施例的使用后通孔工艺形成包括TSV的管芯的中间阶5数字和/或字母。这种重复是为了简明和清楚，但是其本身没有指明所讨论的各个实施例一些)元件或部件的关系。空间关系术语旨在包括除了在图中所描述的方向之外的使用或[0019]图1图10示出根据一些实施例的包括通孔的管芯的形成中的中间阶段对应的工艺也示意性地反映在图24所示的工艺流程224中形成浅沟槽隔离(STI)区域(未示出)以隔离半导体衬底246[0023]层间电介质(ILD)28形成在半导体衬底24上方并且填充集成电路器件26中的晶体和/或它们的多层的导电材料形成或包括上述材料。接触插塞30的形成可以包括在ILD28(CMP)工艺或机械研磨工艺)以使接触插塞30的顶表面与ILD2面的接触插塞30可以用于将随后形成的TSV的保护环电连接到半导体衬底24。根据一些实[0028]图3进一步示出导电材料38在介电衬层36上的沉积。相应的工艺被示出为图24中[0030]图4示出用于平坦化金属材料38和介电衬层36的顶表面的平坦化工艺，其可以是7孔46以及蚀刻停止层47。下文中可以将位于同一层级(level)处的金属线共同地称为金属些实施例，介电层48由低k介电材料形成。例如，低k介电材料的介电常数(k值)可以低于[0033]在介电层48中形成金属线44和通孔46可以包括单镶嵌工艺和/或双镶嵌工艺。在[0037]图6示出晶圆20的上部结构的形成。相应的工艺被示出为图24中示出的工艺流程硅的介电常数的非低k介电材料形成。钝化层52可以由无机介电材料形成或包括无机介电8[0040]凸块下金属(UBM)62和接合焊盘64可以形成为电连接到下面的金属焊盘56。UBM用于诸如焊料接合的其他接合方案的其他电连伪图案74_D、伪图案44_D或伪图案74_D和44_D二者由器件管芯20'和晶圆20的可能的翘曲轮廓来确定。伪图案74_D和44_D的设计可以包括测量(当制造晶圆20时)和/或模拟器件管9[0048]上述TSV形成工艺被称为中间TSV工艺，因为TSV是在集成电路器件(FEOL结构)形形成FEOL结构之前执行)或后TSV工艺(其在形成BEOL结构之后执行)来形成TSV。这些工艺[0050]这些实施例的初始步骤基本上与图1_图7中所示的相同，并且所得到的结构基本36。该形成工艺可以包括蚀刻半导体衬底24和前侧介电层(诸如ILD28)以露出金属线/焊[0055]根据一些实施例，伪图案区域Rl的图案密度PDl可以在约10％与约30％之间的范图案密度PD3可以在约50％至约70％之间的范围内。差值(PD2_PD1)和(PD3_PD2)可以大于[0058]如图10和图14所示的TSV40以及伪图案44_D和74_D可以从如图15所示的截面A_A案可以是中空的(例如图16中的伪图案区域R2中的伪[0061]图16示出根据一些实施例的示例TSV40及其周围伪图案区域R1、R2和R3的俯视[0062]图17示出根据替代实施例的示例TSV40及其周围区域的俯视图。根据一些实施案44D_A/74D_A和下金属层中的伪图案44伪图案不违反设计规则。近所述第一通孔或所述第二通孔的区域到所述第一通孔和所述第二通孔之间的中间区域，其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本