CN119496509A 冗余校准方法、装置以及终端设备 （峰岹科技(深圳)股份有限公司）

区科技中2路1号深圳软件园(2期)11用于下极板采样的SARADC电路，该下极板采样的SARADC电路包括单端SARADC电路和差分SAR较结果，和各采样电容各自的非冗余位比较结本申请冗余校准方法应用于SARADC电路上有效地提高了SARADC电路的输出结构进行校准的的2标电容是指所述二进制电容阵列中的任意一个所述冗余电容包括第一电容和第二电容，其中，所述第一电容的容基于多个所述采样电容的下极板对所述二进制电容在完成所述采样操作后，按照预设的高位到低位序次对所述二进将所述冗余位比较结果叠加在多个所述非冗余位比较结果上，以按照预设的高位到低位序次对所述二进制电容阵列进行确定所述排序后的二进制电容阵列对应的最高位电容，并对所若所述最高位电容指向的所述非冗余位比较结果为1，则维持所述最高位电容的下极若所述最高位电容指向的所述非冗余位比较结果为0，则将最高位电容的下极板从所将与所述最高位电容容值相邻的采样电容作为下一个最高位电容，若否，则返回执行所述将与所述最高位电容容当所述冗余电容的冗余位比较结果为1时，维持所述第一电容的下极板和所述第二电当所述冗余电容的冗余位比较结果为0时，分别将所述第一电容的下极板和所述第二3在所述比较器的输入端接入运放共模输入电压后，根据多个所在所述SAR逻辑模块接收到所述比较器发送的所述冗余位比较结果和多个所述非冗余6.如权利要求5所述冗余校准方法，其特征在于，在所述SAR逻辑模块接收到所述比较器发送的所述冗余位比较结果和多个所述非冗余余电容对应的冗余位权重，weightr的值为2的幂，Dourdec是指所述比较器的输出二进在所述DEC逻辑模块接收到所述SAR逻辑模块转根据所述误差补偿值对所述输出二进制码进行校准，并将校准后的8.如权利要求1所述冗余校准方法，其特征在于，所述所述第一电容阵列包括第一非冗余电容，所述第一非冗余电容是所述第依据所述第一电容阵列接入所述正输入端输入的电压Vcm0，触的下极板接入电压VIN对所述第一电容阵列进行充电，确定所述第一电容阵列的充电输入4依据所述第二电容阵列接入所述负输入端输入的所述电压Vcm0电容的下极板接入电压VIP对所述第二电容阵列进行充电，确定所述第二电容阵列的充电当所述比较器接入所述第一电容阵列的充电输入信号和所述第二电容阵列的充电输转换模块，用于在完成所述采样操作后，按照预设的高位校准模块，用于将所述冗余位比较结果叠加在多个所述非冗余位比5[0003]近些年来提出的SARADC电路的冗余校准方法存在着极大的缺陷，当误判发生在SARADC电路包括：二进制电容阵列，所述二进制电容阵列中的冗余电容添加在目标电容基于多个所述采样电容的下极板对所述二进制电容6[0007]本申请冗余校准装置的各个功能模块在运行时实现如上所述的本申请冗余校准序被所述处理器执行时实现上述冗余校准方个采样电容的下极板对二进制电容阵列进行采样操作，在完成该采样操作后，在单端SARADC电路的比较器中按照预设的高位到低位序次对二进制电容阵列进行转换，得到冗余电出二进制码进行校准以提高对单端结构SARADC进行冗图3是本申请冗余校准方法应用于单端SARADC电路的一个实施例4bit涉及的示图4是本申请冗余校准方法应用于单端SARADC电路的一个实施例4bit涉及的操图5是本申请冗余校准方法应用于单端SARADC电路的一个实施例4bit涉及的DEC图9是本申请冗余校准方法应用于差分SARADC电路的一个实施例5bit涉及的操7端SARADC电路的终端设备来执行上述冗余校准方法，具体是由该终端设备的控制中枢来且与负输入端的电容类型可以不同该电容的下极板接地电平GND，即电容的下极板与接8个采样电容的下极板接入输入信号Vi以对多个采样电效地避免了传统冗余校准方法因冗余电容参与采样而需要新增一个输入信号Vi增益缩小Vi经由输入信号Vi增益缩小的电路模块后，才能实现输入信号Vi作用于ADC（Analog_to_9[0035]在本实施例中，在SAR逻辑模块接收到比较器发送的冗余位比较结果和多个非冗出二进制码进行校准以提高对单端结构SARADC进行冗在本实施例中，从排序后的二进制电容阵列中查找到容值数据最大的采样电容，高位电容容值相邻的采样电容作为下一个最高位电容，返回执行对最高位电容执行“猜1”述最高位电容容值相邻的采样电容作为下一个最高位电第二电容CiRP的下极板从基准电压端连接到接地端，即将第一电容的下极板和第二电容CiRP的下极板接入电压从VREF切换到GND，并返回执行所述将与所述最高位电容容值相邻则C3RN和C3RP的下极板都由VREF切换到GND。在确定第一电容的下极板和第二电容CiRP的下极板接入电压从VREF切换到GND后，返回执行所述将与所述最高位电容容值相邻的采样C3的后面。并按照图4中的流程示意图对图3中的多个采样电容和冗余电容进行数模转换，即最高位电容C4下极板由VREF切换到步骤S301：在所述SAR逻辑模块接收到所述比较器发送的所述冗余位比较结果和其中，bi是指各所述采样电容各自的非冗余位比较结果，bi的值为1或者0，是指所述冗余电容对应的冗余位权重，weightr的值为2的幂，Dourdec是指所述比较器的输出二进制码。Douraec=8*b4+4*b3+4*(b3R-0.5)+2*b2+1*b1步骤S3012：在所述DEC逻辑模块接收到所述比较器发送的所述输出二进制码后，端SARADC电路的一个实施例4bit涉及的DEC逻辑模块的标代表Vi的总输入范围。图中的柱状图顶部的数字代表VDAC，即转换阶段DAC的幅值。而实施例转换过程图。图7是本申请的有冗余的单端SARADC电路的4bit的实施例转换过程分裂电容C3RN和C3RP可看成一个整体C3R，由于分裂电容C3RN初始接GND，C3RP初始接ADC电路包括对称相等的第一电容阵列和第二电容阵列，所述第一电容阵列与所述比较器[0081]需要说明的是，第一电容阵列和第二电容阵列分别与单端SARADC电路中的二进P为第一电容阵列中的第一非冗余电容，这些第一非冗余电容相当于二进制电容阵列中的非冗余电容也相当于二进制电容阵列中的采样电容；电容C3R_N为第二电容阵列中的第二位电容和第二冗余位电容的下极板均接到电[0085]需要说明的是，Vcm端输出的电压Vcm是电压VREFN和电压VREFP之间的平均电压一非冗余电容的下极板接入电压VIN对所述第一电容阵列进行充电，确定所述第一电容阵在本实施例中，依据第一电容阵列对比较器正输入端输入的电压Vcm0做出的响述第二非冗余电容的下极板接入电压VIP对所述第二电容阵列进行充电，确定所述第二电在本实施例中，依据第二电容阵列对比较器负输入端输入的电压Vcm0做出的响[0088]步骤E30：当所述比较器接入所述第一电容阵列的充电输入信号和所述第二电容极板与电压VCM端之间的开关，此时，第一电容阵列和第二电容阵列的下极板均接入电压输出结果对差分SARADC电路进行二进位电容对称的第二冗余位电容接入的充电输入信号之间的大小关系，得到冗余比较结果，依据预设的差分求和算法对非冗余比较结果和冗余比较结果进行求和计算，得到差分SARDouraec=16*b4+8*b3+8*(b3R-0.5)+4*b2+2*b1+0*boVCM0+[(C4_P+C3_P+C2_P+C1_P+C0_P)/(C4_P+C3_P+C3R_P+C2_P+C1_P+C0_P)]*VCM0+[(C4_N+C3_N+C2_N+C1_N+C0_N)/(C4_N+C3_N+C3R_N+C2_N+C1_N+C0_N)]*板和第二电容阵列上极板的电压值得到输出电压值为(16/20)*(VIP_VIN)。当VIP>VIN块对数字码b3=1做出的响应，将电容C3_P的下极板连接的开关从电压Vcm端切换到电压[0097]在完成电容C3_P的下极板连接的开关切换和电容C3_N的下极板连接的开关切换[C3R_P/(C4_P+C3_P+C3R_P+C2_P+C1_P+C0_P)]*(VREFN_VCM)，即[(4/20)*[C3R_N/(C4_N+C3_N+C3R_N+C2_N+C1_N+C0_N)]*(VREFP_VCM)，即[(4/20)*[0099]在完成电容C3R_P的下极板连接的开关切换和电容C3R_N的下极板连接的开关切换后，比较器正输入端与负输入端的电压差值为前一时刻的电压差值加上此刻的变化[0100]也将电容C2_N的下极板连接的开关从电压Vcm端切换到电压VREFN端，使比较器[C2_N/(C4_N+C3_N+C3R_N+C2_N+C1_N+C0_N)]*(VREFN_VCM)即[(2/20)*[0101]在完成电容C2_P的下极板连接的开关切换和电容C2_N的下极板连接的开关切换后，比较器正输入端与负输入端的电压差值为前一时刻的电压差值加上此刻的变化值，[0103]在完成电容C1_P的下极板连接的开关切换和电容C1_N的下极板连接的开关切换后，比较器正输入端与负输入端的电压差值为前一时刻的电压差值加上此刻的变化值，出的数字码代入预设的差分求和算法中进行求和计算，得到差分SARADC电路的比较输出采样模块H01，用于基于多个所述采样电容的下极板对所述二进制电容阵列进行[0106]本申请冗余校准装置的各个功能模块在运行时实现如上所述的本申请冗余校准存储器1005可选的还可以是独立于前述处理器10