CN119497418A 一种具有N-top区的碳化硅半导体器件及其制备方法 （杭州谱析光晶半导体科技有限公司）

一种具有N-top区的碳化硅半导体器件及其本发明涉及MOS半导体技术领域，且公开了一种具有N_top区的碳化硅半导体器件，包括漏表面处的栅氧化层，所述半导体外延层包括有N的内部且位于栅极的正下方通过离子注入形成JFET区中心的位置流过，而通过增加N型掺杂区一和P型掺杂区能够有效降低短路电流密度，提2所述N漂移层（6）的内部且位于栅极（3）的正下方通过离子注入形成有4.根据权利要求1所述的具有N_top区的碳化硅半导体器件，5.一种用于制备根据权利要求1_4任一项所述的具有N_top区的碳化硅半导体器件的S1、选择半导体外延层衬，并对半导体外延层的6.根据权利要求5所述的制备具有N_top区的碳化硅半导体器件的方法，其特征在于：7.根据权利要求6所述的制备具有N_top区的碳化硅半导体器件的方法，其特征在于：当86%>C268%时，则表示所检测半导体器件的电气性能合格；38.根据权利要求5所述的制备具有N_top区的碳化硅半导体器件的方法，其特征在于：4构在常规SiCDT_MOSFET结构的基础上，在栅氧化层的下方表面的中心位置引入了一个P_[0004]本发明主要解决的技术问题是提供一种具有N_top区的碳化硅半导体器件及其制N型掺杂区一的内部通过离子注入形成有P型掺[0006]更进一步的，所述N漂移层的内部通过离子注入形成有N型掺杂区二和N型高掺杂5P型掺杂区的半导体器件与未增加N型掺杂区一和P型掺杂区半导体器件之间阈值电压差的绝对值；表示增加N型掺杂区一和P型掺杂区的半导体器件与未杂区半导体器件之间导通电阻差的绝对值；表示增加N型器件与未增加N型掺杂区一和P型掺杂区半导体器件之间开关速当86%>C268%时，则表示所检测半导体器件的电气性能合格；极与源极接入到高功率电压电场时，N型掺杂区二能够避免所形成的电荷集中在最近路线一和P型掺杂区半导体器件之间阈值电压差的绝对值、导通电阻差的绝对值以及开关速度6杂区一11和P型掺杂区10半导体器件之间阈值电压差的绝对值、导通电阻差的绝对值以及和P型掺杂区10的半导体器件与未增加N型掺杂区一11和P型掺杂区10半导体器件之间阈值电压差的绝对值；表示增加N型掺杂区一11和P型掺杂区10的半导体器件与未增加N型掺杂区一11和P型掺杂区10半导体器件之间导通电阻差的绝对值；表示和P型掺杂区10的半导体器件与未增加N型掺杂区一11和P型掺杂区10半导体器件之间开关当86%>C268%时，则表示所检测半导体器件的电气性能合格；体器件与未增加N型掺杂区一11和P型掺杂区10半导体器件之间阈值电压差的绝对值取u=0.8（伏增加N型掺杂区一11和P型掺杂区10的半导体器件与未增加N型掺杂区一11和P型掺杂区10半导体器件之间导通电阻差的绝对值取r=4.3（欧姆增加N型掺杂区一11和P型掺杂区10的半导体器件与未增加N型掺杂区一11和P型掺杂区10半导体器件之间开关速度差的绝对值取s=5.5（纳秒那么有：7于栅极3的正下方通过离子注入形成有N型掺杂区一11，N型掺杂区一11的内部通过离子注布在N漂移层6的底部。在N漂移层6与N衬底层5的交接处通过离子注入形成浓度不同的N型出现因为材料自身差异所造成每个MOS元胞的导电性能不一时，不会让电荷主要通过导电