基于Nios的DDS信号源实现

1、基于Nios的DDS信号源实现 师丽彩,郭书军,王玉花 (北方工业大学 信息工程学院 北京 100041) 摘 要:介绍了以A ltera公司的R ISC结构的CPU软核N ios为基础,利用Q uartus 软件和SoPC Builder设计的一种 精度较高的DDS信号源。介绍了DDS原理和利用N ios进行设计的方法,以N ios作为控制,单片FPGA实现了频率稳定、 精度高及频率可调,相位、幅度可调的正弦信号源。 关键词: DDS; N ios;FPGA; R ISC结构 中图分类号:TP34 文献标识码: B 文章编号:1004373X(2005) 1412302 I mplement

2、ation of DDS Signal Source Based on Nios SH IL icai, GUO Shujun, WAN G Yuhua (Collge of Information Engineering , North China U niversity of Technology, Beijing, 100041, China) Abstract: The paper introduces a method to develop a high preciseDDS signal source based on CPU soft nucleusN ios of R ISC

3、in A ltera Company1It introuduces the theory ofDDS and the design flow of theN ios briefly, realizes the frequency, amplitude and phase can be adjusted of DDS based on the Q uartussoftware and SoPC Builder1 Keyw ords: DDS; N ios; FPGA; R ISC construction 收稿日期:20050406 DDS(Direct Digital Frequncy Syn

4、thesis,直接数字频 率合成)是从相位概念出发直接合成所需要波形的一种新 的频率合成技术。由于其具有频率转换快、分辨率高、频 率合成范围宽、相位噪声低且相位可控制的优点,因此, DDS技术常用于产生频率快、转换速度快、分辨率高、相 位可控的信号,广泛应用于电子测量、调频通信、电子对 抗等领域。 近年来,已有DDS技术的函数信号发生器陆续 被研制、生产和投入应用。 本文介绍设计的DDS信号源,采用A ltera公司的 FPGA为核心,用VHDL语言设计逻辑功能,将正弦查找 表用FPGA的RAM块实现,以N ios CPU软核作为控制, 用一片FPGA实现了频率精度为011 Hz,频率、幅度、

5、相 位可以调节的DDS信号源。 1 DDS原理 DDS基本的原理如图1所示。 产生高精度信号的核心 是一个N位的相位累加器, DDS系统的参考时钟由晶振 产生,输入的频率控制字在参考时钟控制下实现相位累 加,相位增加量的大小就是输入的频率控制字,当累加器 计数大于2 N 时,相位累加器溢出,相当于做一次模余运 算。溢出率即为输出信号的频率,相位增加量越大,相位 累加器的溢出率就越高,输出信号的频率也就越高。截取 相位累加器高几位作为产生波形存储器的读数地址。 波形 存储器(ROM)中存储了一个周期的正弦查找表,查找表 反映了相位和幅度的对应关系。 对于正弦信号发生器的输出可以用下式来表示: S

6、out=Asint=Asin(2foutt) 图1 DDS原理图 Sout是指信号发生器的输出信号波形,fout指输出信号 的频率,因为上式对于时间t是连续的,为了用数字逻辑实 现,需进行离散化处理。 用基准时钟clk进行抽样,令正弦 信号的相位:= 2foutt,在一个时钟周期Tclk内,相位的 变化量为:= 2foutTclk= 2fout?fclk,为了对进行数字 量化,把2切割成2 N 份,因此,每个clk周期的相位增量 可用量化值B来表述为:B2 N ?2。 可推导出B2 N fout?fclk,相位累加器的输入是相 位增量B,与输出频率是简单的线性关系,所以相位累 加器的输入也称为

7、频率控制字K。 输出频率fout与时钟频 率fclk之间的关系满足:fout=(fclk?2 N )K。 当K= 1时,DDS为最小频率输出,因此DDS的最小 频率分辨率(或称步长)为:f=fclk?2 N 2 基于Nios实现DDS信号源的设计 本设计采用A ltera公司的Q uartus 软件和SoPC开 321 现代电子技术2005年第14期总第205期 ?集 成 电 路? 发工具。系统的开发包括硬件和软件2部分。使用SoPC Builder生成N ios嵌入式处理器, N ios是A ltera公司开发 的16?32位嵌入式处理器软核。利用集成在Q uartus 410中的SoPC

8、Builder可以创建N ios CPU系统。 211 硬件设计 采用Cyclone系列的FPGA ,系统时钟为50MHz,根 据DDS信号源需要实现对幅度相位和频率的可调节的要 求,设计实现可裁剪的N ios CPU ,利用SoPC Builder生 成N ios CPU核,添加的外围设备接口有 (1)键盘接口,作为输入控制; (2) 7段显示接口作为输出, 指示系统运行状态; (3)片内存储单元ROM ; (4)amp, freq, phase均为输出接口,作为DDS模块 的输入。 整个系统结构如图2所示。 图2 DDS系统结构 DDS模块是设计中的关键,用VHDL语言设计。DDS 时钟频

9、率fclk的选取:系统的主时钟是50MHz,为实现步 进1 Hz的步长,在最高频率200 kHz以上时,取样点数不 小 于32点,以减小失真,这样时钟频率必须大于 614MHz。 经过六分频后是81310 6? 2 23MHz, 由公式fout =(fclk?2 N )K,可得出当累加器为23位、K= 1时:fout = 81310 6? 2 23 1 Hz,实现了精度为1 Hz的信号源。 为了实现精度更高的信号源,对传统的方法进行改 进,方法是增加累加器的位长,因为K必须为整数,所以 把2分成2 N 10份而不是分成2 N 份,则此时输出频率 fout等于输入的频率控制字K?10,精度变为0

10、11 Hz。 81310 7 的二进制数为100 1111 0111 1001 0000 1101 0101B,则取累加器的长度为27位。 所以相位累加器累加 的最大值即为100 1111 0111 1001 0000 1101 0101B。 在累 加过程中,如果相位累加器累加值小于该数,则相位累加 器继续累加;否则累加器清零。 下面给出DDS模块中累加 器的VHDL代码: if(acc = 100111101111001000011010101)then acc =00000000000000000000000000000000; else acc np_piodata= anum; na_

11、freq- np_piodata= fnum; na_phase- np_piodata= pnum; na_pio_flag- np_piodata= flagin; (下转第128页) 421 数字? 模拟电路师丽彩等:基于N ios的DDS信号源实现 x(t)的N个等时间抽样值,=n0是观察时间,则有: TDEV (n0 ) = 1 6n 2 n i= 1 (xi+ 2n-2xi+n+xi) 2 = n0 3 MDEV (n0) (7) 时间方差TVAR优于阿伦方差AVAR,时间方差 TVAR的测量具有表征随机时间和相位稳定度的性能。 时间间隔误差(T IE) 是指在特定的时间周期内,给

12、 定的定时信号与理想定时信号的相对时延变化。 时间间隔 误差T IE很小,通常用 ns, s或单位时间间隔U I表示。 T IE (t ) = (t+ ) - (t ) = f?fs+ 其中,f?f为长期频率偏移,为相位漂移,由上式 可见,时间间隔误差T IE把频率偏移和相位漂移这两个量 对定时系统的影响统一起来。 最大时间间隔误差(M T IE) 是指在观测时间为S的 时间间隔内出现的最大时间间隔误差。 M T IE (S ) = max N-n+ 1 j- 1max N+j- 1 j- 1 (xi ) - m in N+j- 1 j- 1 (xi) (9) 最大相对时间间隔误差(MRT I

13、E) 是指在特定的时 间周期内,给定的定时信号与某个指定作为参考信号的最 大相对时延变化。M T IE与MRT IE的区别仅在于M T IE 是对理想信号的时延,而MRT IE则是对某个指定作为参 考信号的时延。T IE, M T IE和MRT IE都随观测时间的长 短而不同。 5 结 语 本文根据实际需要对多模式数字同步时钟的产生、 关 键技术、关键技术对系统性能的影响等进行了研究,通过 对输入信号进行处理并采用判优技术,实现了对来自 GPS?GLONA SS,本地时钟、 北斗 一号卫星定时接收器、 BPM授时短波接收器和本地时钟的判优,选取最优时钟 信号作为同步时钟源;通过采用DDS技术,

14、保证了输出信 号的频率精度和稳定度。 (上接第122页) 4 结 语 应用NCP1650集成芯片设计的功率因数校正器具有 以下优点: (1)设计简化、成本低廉。校正器采用集成芯片控制 后,可减少3050个元器件,使产品的大小和重量减少 55%以上。 (2)校正器效率高。NCP1650集成芯片系采用CMOS 工艺制作,偏置电流显著降低;校正器所需的功能集成于 芯片中后,系统效率大大提高,可达到94% ,功率因数可 以达到0198以上。 (3)电路中设计有外部控制电路和软启动控制电路, 提高了整个系统的可控性和功能扩展性。 参 考 文 献 1Onsem i公司产品手册 1A ugust, 2003

15、Rev181 2叶慧贞 1 新颖开关稳压电源M 1 北京:国防工业出版社, 19991 (上接第124页) 3 结果分析 FPGA用Cyclone系 列 的EP1C3Q 144,D?A用 AD558,FPGA资源占用情况: LE 2 557? 2 910 (87% ); M emory 44 928?59 904 (75% )。 实现的DDS信号源,指标如下:幅度范围:0 2156 V ,相位: 02,频率: 0100 kHz,键盘输入和实 测结果如表1所示。 表1 键盘输入和实测结果 输入频率字实测值输入频率字实测值 12314 Hz123139 Hz5 kHz41997 6 kHz 1 23415 Hz11234 1 kHz10 kHz91990 2 kHz 1 000 Hz999192 Hz 100 kHz991012 kHz 4 结 语 本文介绍了一种利用N ios CPU和DDS模块产生 DDS信号源的方法,阐述了整个设计流程,最后对实验结 果进行了测试分析。这种方法可适用于不同控制要求的方 案,也可应用于通信、遥测、电子对抗以及仪表工业等领 域中。 参 考 文 献 1潘松,黄继业,王国栋,等 1 现代DSP技术M 1