基本RS触发器PPT

1、1,基本RS触发器,第四章 触发器,主从触发器,边沿触发器,触发器的应用,小结,2,概述,触发器 能够存储一位二进制信息的基本单元电路。,触发器特点 1.具有两个稳定状态，分别表示逻辑0和逻辑1。 2.在输入信号作用下，可从一种状态翻转到另一种状态；在输入信号取消后，能保持状态不变。,触发器分类 按触发方式分：电位触发方式、主从触发方式及边沿触发方式。 按逻辑功能分：RS触发器、D触发器、JK触发器和T触发器。,3,一、基本RS触发器,1,1,1,1,（一）与非门构成的基本RS触发器,2. 组成结构,1. 逻辑符号,输出：Q，,两个稳定状态：,0,1,1,0,4,一、基本RS触发器,4. 特征

2、表,1,0,1,1,3. 工作原理,1,0,0,0,0,1,0,1,动作特点：P188,5,Q： 触发器原端或1端。,通常将Q端状态作为触发器的输出状态。,一、基本RS触发器,4. 特征表,6,5. 特征方程,Qn+1卡诺图,特征方程,Qn ：原状态或现态 Qn+1：新状态或次态,特征表,一、基本RS触发器,约束条件：输入信号不能同时为零。,7,ARCHITECTURE rsff_a OF rsff2 IS BEGIN PROCESS(r, s) VARIABLE state : bit :=0; BEGIN END PROCESS ; END rsff_a;,6. VHDL描述,一、基本RS

3、触发器,不定状态的描述,逻辑功能的描述,状态输出,ENTITY rsff2 IS PORT(r, s : IN bit; q, nq : OUT bit); END rsff2;,ASSERT NOT (r=0 AND s =0) REPORT Both r and s =0 SEVERITY error;,IF r=1 AND s=1 THEN state := state; ELSIF r = 1 AND s = 0 THEN state := 1; ELSE state := 0; END IF;,q = state ; nq = NOT ( state ) ;,端口(输入/输出）定义,

4、8,一、基本RS触发器,（二）或非门构成的基本RS触发器,2. 组成结构,1. 逻辑符号,输出：Q，,输入：RD，SD,3. 特征表、特性方程,9,1. 电路组成与工作原理,CP=0：状态保持,增加一个控制端，控制触发器的状态随输入变化。,S=0，R=0：Qn+1=Qn,S=1，R=0：Qn+1=1,S=0，R=1：Qn+1=0,S=1，R=1：Qn+1= X,CP=1：,RS触发器输入端均为1。,一、基本RS触发器,（三）同步RS触发器,符号：,输入端R、S通过非门作用于基本RS触发器。,动作特点：P190191,10,2. 特征表,3. 特征方程,一、基本RS触发器,（三）同步RS触发器,

5、约束条件：输入不能同时为1。,11,假设：CP=1时，输入信号不改变。,4. 同步RS触发器波形图分析,一、基本RS触发器,12,二、主从触发器,1. 逻辑符号,（一）主从RS触发器,输入信号：R、S（高有效）,同步RS触发器在CP时，R、S变化引起输出多次改变。,时钟输入：CP,主从触发器有多种：主从RS触发器、主从JK触发器及主从T触发器等。,13,二、主从触发器,2. 组成及工作原理,组成：由两个同步RS触发器级联而成。,工作原理：,CP为高电平：主触发器输出A、B按照同步RS触发器的功能翻转，从触发器的状态不变，Q状态保持。,CP变为低电平：信号A、B作为从触发器S、R信号输入，从触发

6、器状态变化。从触发器的动作发生在CP的下降沿。 CP为低电平以后：主触发器维持原状态不变，从触发器的状态不再改变。,时钟CP直接作用于主触 发器，反相后作用于从触发器。,主从RS触发器的翻转只发生在CP的下降沿。,14,3. 特征表,4. 特征方程,二、主从触发器,结论：主从RS触发器的特性方程与同步RS触发器相同，只是控制方式不同，逻辑符号亦不同。,15,二、主从触发器,1. 组成,（二）主从计数触发器,2. 逻辑功能,R= Qn,特征方程表明：每一个CP的下降沿都会使触发器的输出状态发生一次变化。触发器以一位二进制数方式记录CP时钟信号的个数，称其为计数触发器，也称为T触发器。,3. 逻辑

7、符号,16,二、主从触发器,4. 应用,电路连接的特点：第一个触发器的CP1端作为计数脉冲CP输入端，Q1与第二个触发器的CP2端相连，依次有Qi与CPi+1相连，触发器的输出Q4Q3Q2Q1代表四位二进制数。,17,二、主从触发器,4. 应用,每一个CP下降沿，都会使Q的状态变化，Q4Q3Q2Q1代表四位二进制数，故称该电路为四位二进制计数器。 CP信号频率每经过一个触发器频率减半， Q4输出信号的频率是输入脉冲的十六分之一，这种频率之间的关系称为“分频”。Q1是CP信号的二分频，Q4是CP信号的十六分频。,18,二、主从触发器,1. 逻辑符号,（三）主从JK触发器,输入信号：J、K,时钟输

8、入：CP,19,2. 逻辑功能,由两个同步RS触发器构成,CP=0：从触发器接受主触发器状态并动作,CP=1: 主触发器接受激励信号并动作,二、主从触发器,时钟CP直接作用于主触发 器，反相后作用于从触发器。,20,2. 状态转换图和激励表,状态 0,状态 1,状态转换图,二、主从触发器,21,3. 主从JK触发器对激励信号的要求,CP=1期间, 若J、K变化，触发器的状态与特征表不一致。,二、主从触发器,为了使主从触发器的逻辑功能符合特征表， 要求J、K信号在时钟CP上升沿之前输入，且一直保持到下降沿到来之后。,主触发器只改变一次,主触发器只改变一次,分析,22,（四）主从触发器,JK触发器

9、的J、K端连接在一起构成T触发器。,2. 逻辑符号,3. 特征表,二、主从触发器,1. 组成结构,23,4. 状态转换图,5. 特征方程,二、主从触发器,24,主从触发器：CP=1, 若J、K变化，触发器的状态与特征表不一致。,（一）维持阻塞D触发器,1. 逻辑符号,输入信号：D,时钟输入：CP(上升沿触发),边沿触发器：上升沿触发或下降沿触发，激励端的信号在触发信 号的前后几个延迟时间内保持不变，便可以稳定地 根据特征表工作。,三、边沿触发器,具有较强的抗干扰能力，可靠性高。,对激励信号要求严格，抗干扰能力差。,25,0,1,1,1,0,2. 逻辑功能,D1，Qn0，CP上升沿：Qn+11,

10、D1，Qn1 D0，Qn0 D0，Qn1 CP上升沿： Qn+1?,自己分析：,置1维持线,三、边沿触发器,置0阻塞线,0,1,1,1,0,1,0,1,0,1,忽略异步信号,输出维持不变,26,Qn+1=D,3. 状态转换图,4. 特征方程,三、边沿触发器,27,（二）边沿JK触发器,1. 逻辑符号,输入信号：J、K,时钟输入：CP（下降沿触发）,三、边沿触发器,2. 组成结构,集电极开路与非门1、2是输入引导门，其传输延迟时间比与或非门3、4长。,与或非门3、4构成基本触发器 。,28,三、边沿触发器,3. 工作原理,CP=0：触发器状态保持；,CP由1变为0：门3、4可以等效成一个基本RS

11、触发器，输出状态由g、h电平决定。,CP=1：触发器状态保持；,由于门1、2的延迟时间较长，g及h的状态保持的是CP下降沿之前的J、K信号。,结论：只要在CP下降沿前一个门的延迟时间J、K信号保持不变，触发器就能稳定翻转。在CP变为0后，即使J、K变化，由于门1、2延迟的作用，触发器的状态不受J、K变化的影响。,边沿JK触发器的特征表、状态转换图、特征方程均与主从JK触发器相同。,CP=0： h和g端为1，门3及4被封锁，触发器状态保持。,CP=1：状态可以表示为： 触发器的状态维持不变。,29,1. 移位寄存器,四、触发器的应用,应用：,四个D触发器的时钟接在一起，作为移位脉冲。,置0端连在一起作为清零端，加入一个负脉冲，各触发器的状态全为0。,置1端接在一起，接高电平。,数码1,30,2. 计数器,四、触发器的应用,由D触发器构成的四位二进制计数器,31,3.触发器逻辑功能变换,四、触发器的应用,（1）JK触发器改为D触发器,JK触发器特征方程：,D触发器特征方程：,比较得：,（2）D触发器改为JK触发器,D触发器特征方程：,JK触发器特征方程：,比较得：,若用与非门实现，