基于VHDL语言的简易电子钟课程设计

1、设计主题：简单数字电子钟专业课：电子信息工程2班学生人数：4 0姓名：王教员：张玉如赵明介绍目录第一章数字电子钟表的内容和要求1.1设计内容1.2功能描述第二章数字电子钟系统框图及其工作原理2.1系统框图2.2电子钟的总体工作原理和设计第三章功能模块的设计3.1正常计时模块3.2分频模块生成电路3.3分时模块生成电路3.4第二模块生成电路3.5子模块生成电路3.6小时模块生成电路3.7扫描模块生成电路第四章系统调试与分析4.1系统调试4.1.1调试方法4.1.2调试故障及解决方案4.2结果分析第五章课程设计的思考介绍数字钟是一种使用数字电路技术来实现小时、分钟和秒钟计时的设备。数字钟精度高，稳

2、定性好，使用方便，不需要频繁调整。数字时钟第二脉冲发生器精度的稳定性保证了数字时钟的质量。电子设计自动化技术发展越来越快。计算机辅助设计已成为发展趋势。VHDL语言具有很强的电路描述和建模能力。用VHDL语言开发的数字电路与开发平台和硬件实现芯片无关，具有良好的可移植性和可重用性。VHDL语言可以描述不同层次的数字电路，如系统级、行为级、寄存器传输级、门级等。可以在不同层次上进行不同层次的仿真，可以极大地保证设计的正确性和设计指标的实现。Quartus II设计软件提供了一个完整的多平台设计环境，可以轻松满足特定设计项目的需求。数字时钟是一种使用数字电路技术来实现小时、分钟和秒钟计时的设备。该

3、数字钟精度高，稳定性好，使用方便，不需要频繁调整。数字时钟的第二个脉冲发生器的精度保证了数字时钟的质量。第一章数字电子钟表的内容和要求1.1设计内容1.了解ALTERA的现场可编程门阵列/可编程逻辑器件的结构、特点和性能。2.了解集成开发软件MAX plus II/Quartus II的使用和设计过程。3.熟悉数字电路设计的EDA工具设计方法，掌握VHDL硬件描述语言设计方法。4.根据给定的主题设计数字电路，加深对可编程逻辑器件的理解和掌握。1.2功能要求的描述1.在选定的器件中完成简单时钟的设计，要求芯片在设计完成后有小时、分钟和秒钟的计时；解码；输出七段代码；最长时间是23: 59分59秒

4、。第二闪光功能。2.简单的时钟需要有计时功能。具体的时序实现方法由自身决定。设计要求合理，原则操作简单(根据具体的工作进度，可以考虑其他功能，如按小时计时)。3.在相应的设备平台上完成设计的输入、编译、合成或改编。第二章数字电子钟系统框图及其工作原理2.1工作原理该系统主要由振荡器、分频器、计数器、解码显示电路和定时电路组成。振荡器产生稳定的分频脉冲信号作为数字时钟的时间基准，然后通过分频器输出标准的第二脉冲。当第二个计数器达到60分钟时，它携带分钟计数器。当分钟计数器达到60分钟时，它携带小时计数器。小时计数器根据24位系统计数。计数器的输出分别由解码器发送到显示器进行显示。2.2设计内容数

5、字电子钟由振荡器、分频器、计数器、解码显示电路和计时电路组成。振荡器产生稳定的高频脉冲信号作为数字时钟的时间基准，然后通过分频器输出标准的第二脉冲。当第二个计数器达到60时，它携带分钟计数器。当分钟计数器达到60时，它携带小时计数器。小时计数器根据“24比1”的规则计数。计数器的输出是尊重的2)控制逻辑电路。完成电子钟的系统逻辑控制。3)计时电路。主要按照时钟模式完成计时功能。4)译码电路。根据计时模块的状态输出值来确定对应位的数据，从而驱动显示电路。5)显示控制电路。主要执行选择所对应位的数据功能，显示正确的时间。第三章各功能模块的设计顶层电路设计图书馆电气与电子工程师协会使用IEEE。标准

6、逻辑1164。全部；使用IEEE。标准逻辑无符号。全部；使用IEEE。标准逻辑算法。全部；实体宗是端口(cp，rst:in std _ logic输出1:输出标准逻辑向量(7减0)；输出2:输出标准逻辑向量(7到0).终结宗；宗的建筑rtl是组分fenpin/调用分频电路港口(标准逻辑中的clk1:clk:out std_logic)；终端组件；组分fenshi/调用分时电路港口(标准逻辑中的clks、rst:标准逻辑向量中的S1、sh、ml、mh、hl、hh :减0)；num:输出标准逻辑向量(3下0)；输出：输出标准逻辑向量(7到0)；终端组件；第二部分/调用秒电路端口(clk，rst:i

7、n std _ logicenmin:out std _ logicsh:out标准逻辑向量(3向下至0)；sl:out标准逻辑向量(3下0)；终端组件；组件分钟/调用分电路端口(clk1，rst:in std _ logicenhor:out std _ logicmh:out标准逻辑向量(3向下0)；ml:out std_logic_vector(3下降0)；终端组件；组件小时/调用小时电路端口(clk2，rst:in std _ logichh:out标准逻辑向量(3向下0)；HL :输出标准逻辑向量(3至0)；终端组件；组件clks/调用扫描脉冲电路端口(clk1:in std _ l

8、ogicclks :输出标准逻辑)；终端组件；元件saomiao/调用扫描电路端口(标准逻辑中的clk1:clks :输出标准逻辑)；终端组件；元件saomiao2/调用翻译电路港口（clks:in std _ logic标准逻辑向量中的数字：(3减0)；输出led :输出标准逻辑矢量(7至0)；终端组件；信号clk、clk2、enmin、enhor:std _ logic信号s0、s1、m0、m1、h0、h1、num : STD _ logic _ vector(3降至0)；开始u0:fenpin端口映射(cp，clk)；u1:fenshi端口映射(clk2、rst、s0、s1、m0、m1、

9、h0、h1、num、out 1)；u 2:秒端口映射(clk、rst、enmin、s1、s0)；u :分钟端口图(enmin、rst、enhor、m1、m0)；u4:hour小时小时港口地图(enhor、rst、m1、m0)；u5:clks端口映射(cp，clk 2)；u6:saomiao端口映射(cp，clk 2)；u7:saomiao2端口映射(clk2，num，out 2)；结束RTL；3.1正常扫描（分时复用脉冲)模块产生电路图书馆电气与电子工程师协会使用IEEE。标准逻辑1164。全部；使用IEEE。标准逻辑无符号。全部；实体clks是端口(标准逻辑中的clk1:clks :输出标准

10、逻辑)；结束clk .clk的架构计数器是信号hm :标准逻辑向量(24降至0)；信号fpb: std _ logic开始过程(clk1)开始如果(clk1事件和clk1=1)，则如果hm=50，则hm= 000fpb=不是fpb .其他hm=hm 1；结束如果；结束如果；结束过程；结束a _计数器3.2分频模块电路设计（产生秒脉冲)图书馆电气与电子工程师协会使用IEEE。标准逻辑1164。全部；使用IEEE。标准逻辑无符号。全部；实体芬平是港口(标准逻辑中的clk1:clk:out std_logic)；结束芬平芬平的建筑计数器是信号lm :标准逻辑向量(24降至0)；信号fpa: std _ logic开始过程(clk1)开始如果(clk1事件和clk1=1)，则如果lm=那么lm= 000fpa=不是fpa .其他lm=lm 1；结束如果；结束如果；结束过程；结束a _计数器3.2分时模块电路电路（分时复用)图书馆电气与电子工程师协会使用IEEE。标准逻辑1164。全部；使用IEEE。标准逻辑无符号。全部；实体分食是港口(标准